3 ASIC驗證及性能分析

　　使用VHDL硬件編程語言在RTL級對可重配置FFT處理器進行了代碼描述.基于SMIC 0.18μm標準單元工藝庫，用Synopsys DesignCompiler綜合工具進行邏輯綜合，使用Astro 工具進行版圖規(guī)則及布局布線;用仿真工具VCS進行邏輯動態(tài)仿真，用參數(shù)提取工具Star-RCXT提取寄生參數(shù)并使用靜態(tài)時序分析工具PrimeTime對整個設(shè)計系統(tǒng)進行靜態(tài)時序分析.處理器的ASIC版圖如圖4所示存儲器按照圖1所示數(shù)據(jù)流的方向排放，以便于邏輯單元布局布線.處理器版圖采用了3層電源環(huán)結(jié)構(gòu).采用該結(jié)構(gòu)一方面可增加管腳供電能力，另一方面也可有效減小芯片面積(處理器芯片面積為3.6mm×3.7mm).

　　表1為作者所提出的結(jié)構(gòu)與Hason結(jié)構(gòu)的性能比較.其中數(shù)據(jù)用36 bit表示(高18 bit為實部，低18 bit為虛部)，指數(shù)用6bit表示，結(jié)果比較用kbit表示.由表1比較結(jié)果可知，作者所提出的可重配置FFT處理器結(jié)構(gòu)不僅減小了45%的存儲器資源，而且節(jié)省了52%的處理時間.該處理器芯片在連續(xù)工作100 MHz時鐘頻率時，處理第1組1 024點FFT序列需要24.8 μs，以后每10.24μs給出1組1 024點運算結(jié)果.表2為FFT處理器進行各種點數(shù)運算的功耗.可重配置結(jié)構(gòu)采用復(fù)用器及相關(guān)的邏輯電路實現(xiàn)門控時鐘電路，這樣，在進行不同點數(shù)運算時可以啟動不同的運算單元(屏蔽不需要的運算單元)，以降低功耗.由表2可知，在啟動64點FFT運算模塊時，系統(tǒng)功耗較1 024點FFT運算量降低了約49%,而 4點運算量降低了約80%.

　　4 結(jié)論

　　提出一種可重配置FFT處理器的ASIC芯片設(shè)計與實現(xiàn)、該芯片采用子模塊基-4單元級聯(lián)流水線結(jié)構(gòu)，使用雙口RAM進行乒乓存儲，不僅減少了硬件實現(xiàn)資源，而且提高了處理速度，具有連續(xù)計算4，16，64，256和1 024點復(fù)數(shù)輸入FFT的運算功能.結(jié)構(gòu)設(shè)計采用模塊化設(shè)計，縮短了芯片設(shè)計開發(fā)周期.處理器芯片面積為3.6mm×3.7mm，適用于實時、高精度動態(tài)變換應(yīng)用場合.