晶振電路設(shè)計(jì)

　　在STM32中，三種不同的時(shí)鐘源可被用來(lái)驅(qū)動(dòng)系統(tǒng)時(shí)鐘（SYSCLK）：HSI振蕩器時(shí)鐘、HSE振蕩器時(shí)鐘和PLL時(shí)鐘。高速外部時(shí)鐘信號(hào)（HSE）由以下兩種時(shí)鐘源產(chǎn)生：HSE外部晶體／陶瓷諧振器和HSE用戶(hù)外部時(shí)鐘。HSI時(shí)鐘信號(hào)由內(nèi)部8MHz的RC振蕩器產(chǎn)生，可直接作為系統(tǒng)時(shí)鐘或在2分頻之后作為PLL輸入。LSE（低速外部時(shí)鐘信號(hào)）晶體是一個(gè)32．768KHz的低速外部晶體或陶瓷諧振器。晶振電路如圖3．5所示。

　　圖3．5中心控制器晶振電路

　　左圖為L(zhǎng)SE時(shí)鐘，它采用32．768kHz夕b部晶振，為實(shí)時(shí)時(shí)鐘（RTC）提供一個(gè)低功耗且精確的時(shí)鐘源。LSE晶體通過(guò)在備份域控制寄存器里的LSEON位啟動(dòng)和關(guān)閉。右圖為HSE時(shí)鐘，采用8MHz夕b部晶振，負(fù)載電容值根據(jù)所選晶振選取，為系統(tǒng)提供更為精確的主時(shí)鐘。為了減少時(shí)鐘輸出的失真和縮短啟動(dòng)穩(wěn)定時(shí)間，晶體和負(fù)載電容必須盡可能地靠近振蕩器引腳。

　　JTAG電路設(shè)計(jì)

　　JTAG是一種國(guó)際標(biāo)準(zhǔn)測(cè)試協(xié)議（IEEEl 149．1兼容），主要用于芯片內(nèi)部測(cè)試?，F(xiàn)在多數(shù)高級(jí)器件都支持JTAG協(xié)議。JTAG g路如圖3．6所示，這里使用的是20針JTAG接口。各引腳名稱(chēng)及功能如下：1腳為VTrefH標(biāo)板參考電壓，接電源；2腳為VCC電源；3腳為nTRST‘狽0試系統(tǒng)復(fù)位信號(hào)；5腳為T(mén)DI鋇IJ試數(shù)據(jù)串行輸入；7腳為T(mén)MS、狽IJ試模式選擇；9腳為T(mén)CK測(cè)試時(shí)鐘：1 1腳為RTCK測(cè)試時(shí)鐘返回信號(hào)，不使用時(shí)可以直接接地；1 3腳為T(mén)DO測(cè)試數(shù)據(jù)串行輸出；15腳為nSRSTg［標(biāo)系統(tǒng)復(fù)位信號(hào)，與目標(biāo)板上的系統(tǒng)復(fù)位信號(hào)（NRST）相連，；4、6、8、10、12、14、16、18、20腳為GND接地；17、19腳未定義。

　　圖3．6中心控制器JTAG電路

　　為了避免任何未受控制的I／O電平，STM32F103VBT6；（EJTAG輸入腳上嵌入了內(nèi)部上拉和下拉。JINTRST（PB4）內(nèi)部上拉，JTDI（PAl5）內(nèi)部上拉，JTMS（PAl3）內(nèi)部上拉，JTCK（PAl4）內(nèi)部下拉。（JTAG IEEE標(biāo)準(zhǔn)建議對(duì)TDI、TMS和nTRST上拉，而對(duì)TCK沒(méi)有特別建議，但在STM32F 1 03VBT6中，JTCK引腳帶有下拉）。

　　R1、R2、R3均為下拉電阻，令系統(tǒng)復(fù)位以后，STM321為部JTAG接口使能，JTAG就可仿真調(diào)試。ARM通過(guò)JTAG電路與主機(jī)的并口連接，先下載程序到FLASHI勾再在器件內(nèi)通過(guò)軟件控制程序的運(yùn)行，由JTAG接口讀取片內(nèi)信息供調(diào)試使用的方法進(jìn)行開(kāi)發(fā)。這種方式不需要仿真器和編程器，大大縮短了開(kāi)發(fā)周期，降低了開(kāi)發(fā)成本。

　　外圍電路設(shè)計(jì)

　　STM32具有先進(jìn)的內(nèi)核結(jié)構(gòu)和優(yōu)秀的功耗控制，并且具有性能出眾的片上外設(shè)。其USB接口可達(dá)12Mbit／s，USART接口高達(dá)4．5Mbit／s。它采用基于ARMv7．M體系結(jié)構(gòu)的32位標(biāo)準(zhǔn)處理器Cortex．M3，是專(zhuān)門(mén)為微控制系統(tǒng)、工業(yè)控制系統(tǒng)和無(wú)線(xiàn)網(wǎng)絡(luò)系統(tǒng)等功耗和成本敏感的嵌入式應(yīng)用領(lǐng)域?qū)崿F(xiàn)高系統(tǒng)性能設(shè)計(jì)的。

　　鍵盤(pán)電路設(shè)計(jì)

　　圖3．7中心控制器鍵盤(pán)電路

　　本部分采用簡(jiǎn)單的矩陣式鍵盤(pán)設(shè)計(jì)，電路如圖3．7所示，這樣不僅減少I(mǎi)／O UI的占用，而且便于以后的擴(kuò)展。這里采用行掃描法，進(jìn)行按鍵識(shí)別。首先，判斷鍵盤(pán)中有無(wú)鍵按下：將全部行線(xiàn)（KEY3、KEY4、KEY5）置低，然后檢測(cè)列線(xiàn)（KEYl、KEY2）的狀態(tài)。