隨著CMOS 2.0的出現(xiàn)，芯片設(shè)計(jì)領(lǐng)域正處于革命的邊緣。

CMOS 是幾十年來更小的晶體管和更快的計(jì)算機(jī)背后的硅邏輯技術(shù)，正在進(jìn)入一個(gè)新階段。CMOS 使用兩種成對的晶體管來限制電路的功耗。在這個(gè)新階段“CMOS 2.0”中，該部分不會(huì)改變，但處理器和其他復(fù)雜 CMOS 芯片的制造方式將會(huì)改變?？偛课挥诒壤麜r(shí)的納米技術(shù)研究中心Imec的邏輯技術(shù)副總裁Julien Ryckaert向IEEE Spectrum介紹了事情的發(fā)展方向。

為什么CMOS進(jìn)入了一個(gè)新階段？

Julien Ryckaert：?CMOS 是 20 世紀(jì) 60 年代構(gòu)建微處理器的技術(shù)選擇。使晶體管和互連器件變得更小，以使其更好地工作 60、70 年。但這種情況已經(jīng)開始崩潰。

Ryckaert：多年來，人們使 CPU 和 GPU 等片上系統(tǒng) (SoC) 變得越來越復(fù)雜。也就是說，他們將越來越多的操作集成到同一個(gè)硅芯片上。這是有道理的，因?yàn)樵诠杵弦苿?dòng)數(shù)據(jù)比在計(jì)算機(jī)中的芯片之間移動(dòng)數(shù)據(jù)要高效得多。

長期以來，CMOS 晶體管和互連的縮小使所有這些操作都能更好地工作。但現(xiàn)在，構(gòu)建整個(gè) SoC、僅通過擴(kuò)展設(shè)備和互連來使其變得更好變得越來越困難。例如，SRAM的擴(kuò)展性和邏輯性不再相同。

現(xiàn)代CMOS擴(kuò)展的挑戰(zhàn)

隨著半導(dǎo)體技術(shù)的進(jìn)步，現(xiàn)代CMOS縮放面臨著復(fù)雜的挑戰(zhàn)?？s小晶體管以提高性能會(huì)遇到功耗、散熱和量子效應(yīng)等障礙。平衡這些因素對于維持電子設(shè)備創(chuàng)新步伐至關(guān)重要。

短通道效應(yīng) （SCE）

短溝道效應(yīng) （SCE）?是指當(dāng)器件尺寸達(dá)到 1μm 時(shí)，金屬氧化物半導(dǎo)體場效應(yīng)晶體管 （MOSFET） 中發(fā)生的不利效應(yīng)。這些效應(yīng)主要是由于物理柵極長度的減小以及溝道漏極端電場的增加所致。

隨著柵極長度的減小，柵極對溝道的控制減弱，導(dǎo)致漏電流增加、載流子遷移率降低、閾值電壓控制降低等各種不利影響。

從歷史上看，研究人員專注于減少物理柵極氧化物厚度，并設(shè)計(jì)源極、漏極和溝道的摻雜曲線，以減輕這些影響。然而，半導(dǎo)體領(lǐng)域引入了新的材料和器件架構(gòu)，如應(yīng)變溝道、高介電常數(shù) （k） 金屬柵極 （HKMG）、絕緣體上硅 （SOI） 和翅片場效應(yīng)晶體管 （FinFET），以積極抑制短通道效應(yīng) （SCE） 并應(yīng)對其他不利影響。

傳統(tǒng)擴(kuò)展工作的局限性

CMOS技術(shù)的持續(xù)擴(kuò)容遇到了障礙，這主要是由于傳統(tǒng)擴(kuò)容工作的局限性。最新的國際設(shè)備和系統(tǒng)路線圖 （IRDS） 表明，對于低功耗 （LP） 和高性能 （HP） 應(yīng)用，亞 5 納米技術(shù)節(jié)點(diǎn)的擴(kuò)展將分別在 14 納米和 12 納米的物理柵極長度上停滯不前，這給進(jìn)一步擴(kuò)展帶來了重大挑戰(zhàn)。

器件靜電和可變性

改進(jìn)器件靜電特性和解決超縮放MOSFET的可變性問題已成為現(xiàn)代CMOS縮放的關(guān)鍵挑戰(zhàn)。

這里的器件靜電是指FET的可擴(kuò)展性的量化和改進(jìn)。自然長度 λ 通過捕獲從源極或漏極到溝道的電位變化的陡峭程度來量化 FET 的可擴(kuò)展性。信道電位的有效調(diào)制對于控制移動(dòng)電荷載流子群體至關(guān)重要，而解決這些靜電挑戰(zhàn)對于可擴(kuò)展性至關(guān)重要。?

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上面的流程圖說明了使用抽頭分層擴(kuò)展的 FET 擴(kuò)展場景。抽頭的工作方式類似于 FET，使用旋鈕或閘門控制水或電荷載流子從源頭流向通過通道的排水管。不同形式的分流器代表不同的縮放方案。自然長度用 λ 表示。

解決辦法是什么？

Ryckaert：歸根結(jié)底，摩爾定律并不是要提供更小的晶體管和互連，而是要在單位面積上實(shí)現(xiàn)更多功能。因此，您開始看到的是突破某些功能，例如邏輯和 SRAM，使用能夠發(fā)揮各自最佳優(yōu)勢的技術(shù)將它們構(gòu)建在單獨(dú)的小芯片上，然后使用先進(jìn)的 3D 封裝技術(shù)重新集成它們。您可以連接構(gòu)建在不同基板上的兩個(gè)功能，并實(shí)現(xiàn)這兩個(gè)功能之間的通信效率，該效率與這兩個(gè)功能位于同一基板上時(shí)的效率相媲美。這是我們所說的智能分解或系統(tǒng)技術(shù)協(xié)同優(yōu)化的演變。

那是CMOS 2.0嗎？

Ryckaert：我們在 CMOS 2.0 中所做的事情正在進(jìn)一步推動(dòng)這一想法，通過更細(xì)粒度的功能分解和更多芯片的堆疊。CMOS 2.0 的第一個(gè)跡象是背面供電網(wǎng)絡(luò)即將到來。在當(dāng)今的芯片上，所有互連（包括傳輸數(shù)據(jù)的互連和提供電力的互連）都位于硅的正面（晶體管上方）。這兩種類型的互連具有不同的功能和不同的要求，但迄今為止它們必須以折中的方式存在。背面電源將電力傳輸互連移動(dòng)到硅下方，本質(zhì)上將芯片轉(zhuǎn)變?yōu)閵A在兩個(gè)互連堆棧之間的有源晶體管層，每個(gè)堆棧具有不同的功能。

CMOS 2.0 中晶體管和互連是否仍然需要保持尺寸縮?。?/strong>