互補金屬氧化物半導體（CMOS）是支持幾十年來小型晶體管和更快速計算機的硅邏輯技術，該技術正在進入一個新階段。

CMOS使用了兩種成對的晶體管來限制電路的功耗。在“CMOS 2.0”這一新階段，雖然這一部分不會改變，但處理器和其他復雜CMOS芯片的制造方式將會發(fā)生變化。

CMOS技術，作為微處理器制造的核心技術，自20世紀60年代以來一直在推動著電子產業(yè)的發(fā)展。然而，隨著技術的不斷進步，CMOS的縮小化策略開始面臨挑戰(zhàn)。傳統的通過縮小晶體管和互連以提高性能的方法，雖然在過去六七十年中效果顯著，但現在已經開始失效。

多年來，為了增強片上系統的復雜性，業(yè)界在同一塊硅片上集成了越來越多的運算單元。這種方法之所以有效，是因為在硅片上移動數據的效率遠高于將數據從計算機中的一塊芯片移動到另一塊芯片。然而，隨著CMOS技術的持續(xù)縮小，人們發(fā)現，僅僅通過縮小晶體管和互連，已經難以使整個片上系統變得更好。例如，靜態(tài)隨機存儲器（SRAM）的縮小速度已經遠不如邏輯電路。

面對這一挑戰(zhàn)，業(yè)界開始探索新的解決方案。人們逐漸認識到，摩爾定律的目標并非僅僅是實現更小的晶體管和互連，而是要在單位面積上實現更多的功能。因此，一種名為“智能分解”或“系統技術協同優(yōu)化”的新方法應運而生。這種方法的核心思想是將不同的功能，如邏輯和SRAM，分解到不同的芯粒上，并使用最適合這些功能的技術來構建它們。然后，通過先進的3D封裝技術，將這些芯粒重新整合在一起。這種方法能夠實現不同功能之間的通信效率，與將所有功能集成在同一塊基板上相競爭。

這就是CMOS 2.0的概念。在CMOS 2.0中，業(yè)界進一步推動了智能分解的理念，對功能進行了更細粒度的分解，并堆疊了更多的芯片。其中一個重要的創(chuàng)新是背面功率傳輸網絡。在現有的芯片設計中，所有的數據傳輸和功率傳輸互連都位于硅片的正面（晶體管上方）。然而，在CMOS 2.0中，業(yè)界將功率傳輸互連移動到硅片的背面，從而創(chuàng)造了一個由有源晶體管層夾在兩個不同功能的互連堆疊之間的結構。這種方法允許業(yè)界為每種功能選擇最適合它的技術，并實現了更高的集成度和更好的性能。

在CMOS 2.0中，晶體管和互連的縮小仍然是必要的。然而，由于已經消除了之前面臨的一些限制，因此可以讓每一層更好地結合其最適合的技術來擴展。這預示著未來的電子產業(yè)將迎來一個迷人的時代，CMOS技術將繼續(xù)在推動電子產業(yè)的發(fā)展中發(fā)揮重要作用。