雷達(dá)視頻信號(hào)模擬器的硬件設(shè)計(jì)與實(shí)現(xiàn)

2.3視頻信號(hào)卡

視頻信號(hào)卡為整個(gè)系統(tǒng)的核心部分，因其視頻信號(hào)的生成所涉及的運(yùn)算量很大，單個(gè)DSP難以生成多路視頻信號(hào)，同時(shí)出于系統(tǒng)升級(jí)的考慮，因此該視頻信號(hào)模擬器的每路都使用高性能的TMS320C6713型浮點(diǎn)數(shù)字信號(hào)處理器。該DSP采用先進(jìn)的超長(zhǎng)指令字結(jié)構(gòu)，內(nèi)置8個(gè)獨(dú)立的功能單元、2個(gè)定點(diǎn)算術(shù)邏輯單元，2個(gè)浮點(diǎn)乘法器，4個(gè)浮點(diǎn)ALU、32個(gè)32位通用目的寄存器，4 K字節(jié)的L1高速程序緩存區(qū)，4 K字節(jié)的L1高速數(shù)據(jù)緩存器，256 K字節(jié)的L2兩級(jí)數(shù)據(jù)緩存器。這種結(jié)構(gòu)能最大限度地發(fā)揮8個(gè)功能單元的并行計(jì)算能力，使得300 MHz系統(tǒng)時(shí)鐘工作下的DSP性能達(dá)到2400MI／s和1 800MFLO／s。

單路視頻信號(hào)生成原理框圖如圖4所示。其中，DSP完成視頻信號(hào)運(yùn)算；FPGA(1)用于控制LVDS收發(fā)器接收來(lái)自總線上的命令、地址及數(shù)據(jù)，在產(chǎn)生視頻信號(hào)前，將上位機(jī)事先產(chǎn)生的雜波數(shù)據(jù)、噪聲及目標(biāo)參數(shù)下載至Flash存儲(chǔ)器中。在生成視頻信號(hào)期間，F(xiàn)PGA(1)判斷DSP的工作狀態(tài)，將Flash存儲(chǔ)器的數(shù)據(jù)讀入輸入FIFO中；FPGA(2)主要完成DSP瀆寫(xiě)輸入、輸出FIFO的邏輯轉(zhuǎn)換，接收來(lái)自DSP計(jì)算視頻信號(hào)相對(duì)PRF信號(hào)的延遲時(shí)間，通過(guò)FPGA(1)接收同步信號(hào)，讀取輸出FIFO的數(shù)據(jù)并啟動(dòng)D／A轉(zhuǎn)換器；DSP將輸入FIFO的數(shù)據(jù)瀆人其內(nèi)部RAM，根據(jù)對(duì)應(yīng)的數(shù)據(jù)及目標(biāo)參數(shù)生成所需的視頻信號(hào)數(shù)據(jù)，并將運(yùn)算后的數(shù)據(jù)寫(xiě)入輸出FIFO。FIFO采用IDT72V17160，其讀寫(xiě)速度可達(dá)100 MHz。

3系統(tǒng)工作流程

上位機(jī)根據(jù)噪聲和雜波模型脫機(jī)產(chǎn)生和路、方位差、俯仰差三通道I／O雜波、噪聲及目標(biāo)參數(shù)，由上位機(jī)發(fā)出指令、卡地址將各通道的數(shù)據(jù)下載至對(duì)應(yīng)的Flash存儲(chǔ)器。然后，由上位機(jī)生成DSP指令，發(fā)送至主控卡的緩存中，觸發(fā)同步信號(hào)，將指令發(fā)送至DSP，同時(shí)視頻卡根據(jù)該同步信號(hào)產(chǎn)生視頻信號(hào)，DSP對(duì)視頻信號(hào)進(jìn)行采樣、運(yùn)算，并將其結(jié)果及狀態(tài)信息發(fā)送至上位機(jī)顯示。

3.1數(shù)據(jù)下載

數(shù)據(jù)下載即將上位機(jī)預(yù)先產(chǎn)生的雜波、噪聲數(shù)據(jù)及目標(biāo)參數(shù)通過(guò)背板總線下載到各通道對(duì)應(yīng)的Flash存儲(chǔ)器中，整個(gè)發(fā)送過(guò)程由上位機(jī)控制，按表1所示格式將命令、地址、數(shù)據(jù)的順序發(fā)送至主控卡，然后由主控卡FPGA控制LVDS收發(fā)器，將命令、地址及數(shù)據(jù)發(fā)送至單環(huán)總線上，所有總線節(jié)點(diǎn)(視頻卡)接收到命令后，轉(zhuǎn)為數(shù)據(jù)下載工作狀態(tài)，接著再判斷是否為該節(jié)點(diǎn)地址。若是，準(zhǔn)備接收數(shù)據(jù)，并判斷區(qū)地址，將數(shù)據(jù)寫(xiě)入對(duì)應(yīng)的Flash分區(qū)中；若不是，關(guān)閉數(shù)據(jù)通道，等待接收新卡地址。因?yàn)镕lash存儲(chǔ)器在寫(xiě)入2 K字節(jié)數(shù)據(jù)后需要一個(gè)較長(zhǎng)的編程時(shí)間，所以在實(shí)際數(shù)據(jù)下載的過(guò)程中，使用輪詢寫(xiě)人方法，即上位機(jī)每發(fā)送2 K字節(jié)數(shù)據(jù)后，就發(fā)送新卡地址，將數(shù)據(jù)寫(xiě)入下一通道的Flash存儲(chǔ)器中，依次執(zhí)行，直到第一通道，F(xiàn)lash存儲(chǔ)器編程結(jié)束，再將數(shù)據(jù)繼續(xù)寫(xiě)入，節(jié)約了數(shù)據(jù)下載時(shí)間。

3.2視頻信號(hào)的生成

整個(gè)視頻信號(hào)的生成過(guò)程，數(shù)據(jù)的搬移及信號(hào)的運(yùn)算均由DSP完成，由于TMS320C6713 DSP具有16個(gè)EDMA通道，可在不占用CPU運(yùn)行周期的前提下，實(shí)現(xiàn)數(shù)據(jù)快速搬移，所以該設(shè)計(jì)在DSP內(nèi)部開(kāi)辟一個(gè)乒乓緩存區(qū)(Ping PangCache)，CPU在調(diào)用乒乓緩存數(shù)據(jù)時(shí)，EDMA往乒乓緩存中搬移數(shù)據(jù)后進(jìn)行交換，這樣可同時(shí)執(zhí)行EDMA數(shù)據(jù)搬移和CPU信號(hào)運(yùn)算，保證實(shí)時(shí)生成視頻信號(hào)。

當(dāng)各通道的雜波、噪聲及目標(biāo)參數(shù)下載完成，各通道FPGA(1)接收上位機(jī)指令，將存儲(chǔ)在Flash的數(shù)據(jù)讀入輸入FIFO中，DSP啟動(dòng)EDMA通道將輸入FIFO數(shù)據(jù)讀至其內(nèi)部乒乓緩存中。此時(shí)，DSP發(fā)出READY信號(hào)給FPGA(2)，F(xiàn)PGA(2)將PRF同步信號(hào)接入DSP的外部中斷引腳，這樣當(dāng)下一個(gè)PRF同步信號(hào)到來(lái)時(shí)，觸發(fā)DSP的外部中斷，DSP執(zhí)行內(nèi)部的波形運(yùn)算程序，并啟動(dòng)EDMA通道將雜波等數(shù)據(jù)搬移至乒乓緩存，運(yùn)算結(jié)束后，DSP將目標(biāo)出現(xiàn)的延時(shí)發(fā)給FPGA(2)，并將運(yùn)算完畢的波形數(shù)據(jù)搬移至輸出FIFO。FPGA(2)收到延遲后，在下一個(gè)PRF同步信號(hào)到來(lái)時(shí)，計(jì)數(shù)DSP接收時(shí)間，計(jì)數(shù)結(jié)束，從輸出FIFO讀取運(yùn)算完畢的數(shù)據(jù)，同時(shí)啟動(dòng)D／A轉(zhuǎn)換器進(jìn)行數(shù)據(jù)轉(zhuǎn)換。

3.3性能改進(jìn)

雖然系統(tǒng)性能能夠滿足實(shí)際應(yīng)用需求，但對(duì)某些環(huán)節(jié)稍作改進(jìn)，會(huì)使整個(gè)系統(tǒng)功能進(jìn)一步增強(qiáng)。對(duì)于DSP而言，同步FIFO為異步存儲(chǔ)器，所以DSP在讀寫(xiě)FIFO時(shí)設(shè)置為異步方式，讀FIFO的頻率僅能達(dá)到25 MHz，寫(xiě)FIFO的頻率僅能達(dá)到33 MHz。如果將DSP讀寫(xiě)SDRAM時(shí)序進(jìn)行邏輯轉(zhuǎn)換，可使讀寫(xiě)FIFO的頻率達(dá)到100 MHz，大大增強(qiáng)DSP的數(shù)據(jù)吞吐能力；另外單路視頻信號(hào)的數(shù)據(jù)僅使用一片F(xiàn)lash存儲(chǔ)器，雖然其峰值讀數(shù)速度可達(dá)40 M字節(jié)，但由于每讀2 K字節(jié)后，F(xiàn)lash需占一個(gè)緩存時(shí)間，這樣其平均讀數(shù)速度僅能達(dá)到約27 M字節(jié)。若將兩片F(xiàn)lash并聯(lián)，則達(dá)到其峰值速度，提高了系統(tǒng)性能；另外，目前在DSP內(nèi)部?jī)H在數(shù)據(jù)輸入端開(kāi)辟一個(gè)乒乓緩存，若在數(shù)據(jù)輸出端也開(kāi)辟一個(gè)乒乓緩存，則可將數(shù)據(jù)搬移和CPU運(yùn)算進(jìn)一步并行執(zhí)行，縮短每個(gè)PRF周期的數(shù)據(jù)處理時(shí)間。

4結(jié)語(yǔ)

針對(duì)具體的雷達(dá)信號(hào)處理器，提出一種視頻信號(hào)模擬器的硬件設(shè)計(jì)，模擬器采用PC機(jī)+DSP組合架構(gòu)，整個(gè)系統(tǒng)采用插卡式結(jié)構(gòu)，各路視頻信號(hào)的生成使用相似的硬件電路，由PC機(jī)產(chǎn)生所需的雜波、噪聲數(shù)據(jù)及目標(biāo)參數(shù)，并事先將生成的各路視頻信號(hào)所需的雜波、噪聲及目標(biāo)參數(shù)通過(guò)自行設(shè)計(jì)的自適應(yīng)單環(huán)總線下載到對(duì)應(yīng)的大容量Flash存儲(chǔ)器中，數(shù)據(jù)下載完畢后，經(jīng)由DSP組合實(shí)時(shí)運(yùn)算，在每個(gè)PRF同步信號(hào)的觸發(fā)下輸出視頻模擬信號(hào)。由于Flash存儲(chǔ)器為非易失性存儲(chǔ)器，具有掉電后數(shù)據(jù)不丟失的優(yōu)點(diǎn)，所以如果雜波、噪聲及目標(biāo)參數(shù)不改變的情況下，數(shù)據(jù)只需下載一次。另外，使用文中提出的環(huán)網(wǎng)總線結(jié)構(gòu)，可保證數(shù)據(jù)的快速下載。

2.3視頻信號(hào)卡

視頻信號(hào)卡為整個(gè)系統(tǒng)的核心部分，因其視頻信號(hào)的生成所涉及的運(yùn)算量很大，單個(gè)DSP難以生成多路視頻信號(hào)，同時(shí)出于系統(tǒng)升級(jí)的考慮，因此該視頻信號(hào)模擬器的每路都使用高性能的TMS320C6713型浮點(diǎn)數(shù)字信號(hào)處理器。該DSP采用先進(jìn)的超長(zhǎng)指令字結(jié)構(gòu)，內(nèi)置8個(gè)獨(dú)立的功能單元、2個(gè)定點(diǎn)算術(shù)邏輯單元，2個(gè)浮點(diǎn)乘法器，4個(gè)浮點(diǎn)ALU、32個(gè)32位通用目的寄存器，4 K字節(jié)的L1高速程序緩存區(qū)，4 K字節(jié)的L1高速數(shù)據(jù)緩存器，256 K字節(jié)的L2兩級(jí)數(shù)據(jù)緩存器。這種結(jié)構(gòu)能最大限度地發(fā)揮8個(gè)功能單元的并行計(jì)算能力，使得300 MHz系統(tǒng)時(shí)鐘工作下的DSP性能達(dá)到2400MI／s和1 800MFLO／s。

單路視頻信號(hào)生成原理框圖如圖4所示。其中，DSP完成視頻信號(hào)運(yùn)算；FPGA(1)用于控制LVDS收發(fā)器接收來(lái)自總線上的命令、地址及數(shù)據(jù)，在產(chǎn)生視頻信號(hào)前，將上位機(jī)事先產(chǎn)生的雜波數(shù)據(jù)、噪聲及目標(biāo)參數(shù)下載至Flash存儲(chǔ)器中。在生成視頻信號(hào)期間，F(xiàn)PGA(1)判斷DSP的工作狀態(tài)，將Flash存儲(chǔ)器的數(shù)據(jù)讀入輸入FIFO中；FPGA(2)主要完成DSP瀆寫(xiě)輸入、輸出FIFO的邏輯轉(zhuǎn)換，接收來(lái)自DSP計(jì)算視頻信號(hào)相對(duì)PRF信號(hào)的延遲時(shí)間，通過(guò)FPGA(1)接收同步信號(hào)，讀取輸出FIFO的數(shù)據(jù)并啟動(dòng)D／A轉(zhuǎn)換器；DSP將輸入FIFO的數(shù)據(jù)瀆人其內(nèi)部RAM，根據(jù)對(duì)應(yīng)的數(shù)據(jù)及目標(biāo)參數(shù)生成所需的視頻信號(hào)數(shù)據(jù)，并將運(yùn)算后的數(shù)據(jù)寫(xiě)入輸出FIFO。FIFO采用IDT72V17160，其讀寫(xiě)速度可達(dá)100 MHz。

3系統(tǒng)工作流程

上位機(jī)根據(jù)噪聲和雜波模型脫機(jī)產(chǎn)生和路、方位差、俯仰差三通道I／O雜波、噪聲及目標(biāo)參數(shù)，由上位機(jī)發(fā)出指令、卡地址將各通道的數(shù)據(jù)下載至對(duì)應(yīng)的Flash存儲(chǔ)器。然后，由上位機(jī)生成DSP指令，發(fā)送至主控卡的緩存中，觸發(fā)同步信號(hào)，將指令發(fā)送至DSP，同時(shí)視頻卡根據(jù)該同步信號(hào)產(chǎn)生視頻信號(hào)，DSP對(duì)視頻信號(hào)進(jìn)行采樣、運(yùn)算，并將其結(jié)果及狀態(tài)信息發(fā)送至上位機(jī)顯示。

3.1數(shù)據(jù)下載

數(shù)據(jù)下載即將上位機(jī)預(yù)先產(chǎn)生的雜波、噪聲數(shù)據(jù)及目標(biāo)參數(shù)通過(guò)背板總線下載到各通道對(duì)應(yīng)的Flash存儲(chǔ)器中，整個(gè)發(fā)送過(guò)程由上位機(jī)控制，按表1所示格式將命令、地址、數(shù)據(jù)的順序發(fā)送至主控卡，然后由主控卡FPGA控制LVDS收發(fā)器，將命令、地址及數(shù)據(jù)發(fā)送至單環(huán)總線上，所有總線節(jié)點(diǎn)(視頻卡)接收到命令后，轉(zhuǎn)為數(shù)據(jù)下載工作狀態(tài)，接著再判斷是否為該節(jié)點(diǎn)地址。若是，準(zhǔn)備接收數(shù)據(jù)，并判斷區(qū)地址，將數(shù)據(jù)寫(xiě)入對(duì)應(yīng)的Flash分區(qū)中；若不是，關(guān)閉數(shù)據(jù)通道，等待接收新卡地址。因?yàn)镕lash存儲(chǔ)器在寫(xiě)入2 K字節(jié)數(shù)據(jù)后需要一個(gè)較長(zhǎng)的編程時(shí)間，所以在實(shí)際數(shù)據(jù)下載的過(guò)程中，使用輪詢寫(xiě)人方法，即上位機(jī)每發(fā)送2 K字節(jié)數(shù)據(jù)后，就發(fā)送新卡地址，將數(shù)據(jù)寫(xiě)入下一通道的Flash存儲(chǔ)器中，依次執(zhí)行，直到第一通道，F(xiàn)lash存儲(chǔ)器編程結(jié)束，再將數(shù)據(jù)繼續(xù)寫(xiě)入，節(jié)約了數(shù)據(jù)下載時(shí)間。

3.2視頻信號(hào)的生成

整個(gè)視頻信號(hào)的生成過(guò)程，數(shù)據(jù)的搬移及信號(hào)的運(yùn)算均由DSP完成，由于TMS320C6713 DSP具有16個(gè)EDMA通道，可在不占用CPU運(yùn)行周期的前提下，實(shí)現(xiàn)數(shù)據(jù)快速搬移，所以該設(shè)計(jì)在DSP內(nèi)部開(kāi)辟一個(gè)乒乓緩存區(qū)(Ping PangCache)，CPU在調(diào)用乒乓緩存數(shù)據(jù)時(shí)，EDMA往乒乓緩存中搬移數(shù)據(jù)后進(jìn)行交換，這樣可同時(shí)執(zhí)行EDMA數(shù)據(jù)搬移和CPU信號(hào)運(yùn)算，保證實(shí)時(shí)生成視頻信號(hào)。

當(dāng)各通道的雜波、噪聲及目標(biāo)參數(shù)下載完成，各通道FPGA(1)接收上位機(jī)指令，將存儲(chǔ)在Flash的數(shù)據(jù)讀入輸入FIFO中，DSP啟動(dòng)EDMA通道將輸入FIFO數(shù)據(jù)讀至其內(nèi)部乒乓緩存中。此時(shí)，DSP發(fā)出READY信號(hào)給FPGA(2)，F(xiàn)PGA(2)將PRF同步信號(hào)接入DSP的外部中斷引腳，這樣當(dāng)下一個(gè)PRF同步信號(hào)到來(lái)時(shí)，觸發(fā)DSP的外部中斷，DSP執(zhí)行內(nèi)部的波形運(yùn)算程序，并啟動(dòng)EDMA通道將雜波等數(shù)據(jù)搬移至乒乓緩存，運(yùn)算結(jié)束后，DSP將目標(biāo)出現(xiàn)的延時(shí)發(fā)給FPGA(2)，并將運(yùn)算完畢的波形數(shù)據(jù)搬移至輸出FIFO。FPGA(2)收到延遲后，在下一個(gè)PRF同步信號(hào)到來(lái)時(shí)，計(jì)數(shù)DSP接收時(shí)間，計(jì)數(shù)結(jié)束，從輸出FIFO讀取運(yùn)算完畢的數(shù)據(jù)，同時(shí)啟動(dòng)D／A轉(zhuǎn)換器進(jìn)行數(shù)據(jù)轉(zhuǎn)換。

3.3性能改進(jìn)

雖然系統(tǒng)性能能夠滿足實(shí)際應(yīng)用需求，但對(duì)某些環(huán)節(jié)稍作改進(jìn)，會(huì)使整個(gè)系統(tǒng)功能進(jìn)一步增強(qiáng)。對(duì)于DSP而言，同步FIFO為異步存儲(chǔ)器，所以DSP在讀寫(xiě)FIFO時(shí)設(shè)置為異步方式，讀FIFO的頻率僅能達(dá)到25 MHz，寫(xiě)FIFO的頻率僅能達(dá)到33 MHz。如果將DSP讀寫(xiě)SDRAM時(shí)序進(jìn)行邏輯轉(zhuǎn)換，可使讀寫(xiě)FIFO的頻率達(dá)到100 MHz，大大增強(qiáng)DSP的數(shù)據(jù)吞吐能力；另外單路視頻信號(hào)的數(shù)據(jù)僅使用一片F(xiàn)lash存儲(chǔ)器，雖然其峰值讀數(shù)速度可達(dá)40 M字節(jié)，但由于每讀2 K字節(jié)后，F(xiàn)lash需占一個(gè)緩存時(shí)間，這樣其平均讀數(shù)速度僅能達(dá)到約27 M字節(jié)。若將兩片F(xiàn)lash并聯(lián)，則達(dá)到其峰值速度，提高了系統(tǒng)性能；另外，目前在DSP內(nèi)部?jī)H在數(shù)據(jù)輸入端開(kāi)辟一個(gè)乒乓緩存，若在數(shù)據(jù)輸出端也開(kāi)辟一個(gè)乒乓緩存，則可將數(shù)據(jù)搬移和CPU運(yùn)算進(jìn)一步并行執(zhí)行，縮短每個(gè)PRF周期的數(shù)據(jù)處理時(shí)間。

4結(jié)語(yǔ)

針對(duì)具體的雷達(dá)信號(hào)處理器，提出一種視頻信號(hào)模擬器的硬件設(shè)計(jì)，模擬器采用PC機(jī)+DSP組合架構(gòu)，整個(gè)系統(tǒng)采用插卡式結(jié)構(gòu)，各路視頻信號(hào)的生成使用相似的硬件電路，由PC機(jī)產(chǎn)生所需的雜波、噪聲數(shù)據(jù)及目標(biāo)參數(shù)，并事先將生成的各路視頻信號(hào)所需的雜波、噪聲及目標(biāo)參數(shù)通過(guò)自行設(shè)計(jì)的自適應(yīng)單環(huán)總線下載到對(duì)應(yīng)的大容量Flash存儲(chǔ)器中，數(shù)據(jù)下載完畢后，經(jīng)由DSP組合實(shí)時(shí)運(yùn)算，在每個(gè)PRF同步信號(hào)的觸發(fā)下輸出視頻模擬信號(hào)。由于Flash存儲(chǔ)器為非易失性存儲(chǔ)器，具有掉電后數(shù)據(jù)不丟失的優(yōu)點(diǎn)，所以如果雜波、噪聲及目標(biāo)參數(shù)不改變的情況下，數(shù)據(jù)只需下載一次。另外，使用文中提出的環(huán)網(wǎng)總線結(jié)構(gòu)，可保證數(shù)據(jù)的快速下載。