如何用FPGA技術(shù)實現(xiàn)基本的視頻信號處理

今天給大俠帶來基于FPGA的數(shù)字視頻信號處理器設(shè)計，由于篇幅較長，分三篇。今天帶來第三篇，下篇，程序測試與運(yùn)行。話不多說，上貨。

導(dǎo)讀

圖像是用各種觀測系統(tǒng)以不同形式和手段觀測客觀世界而獲得的，可以直接或間接作用于人眼進(jìn)而產(chǎn)生視知覺的實體。

隨著電子技術(shù)和計算機(jī)技術(shù)的飛速發(fā)展，數(shù)字圖像技術(shù)近年來得到極大的重視和長足的發(fā)展，并在科學(xué)研究、工業(yè)生產(chǎn)、醫(yī)療衛(wèi)生、通信等方面得到廣泛的應(yīng)用。

視頻信號由一系列連續(xù)的圖像組成。對視頻信號的處理已經(jīng)成為數(shù)字圖像處理領(lǐng)域中重要的一部分。例如機(jī)器人模式識別的過程就是一個視頻信號處理的過程，電視制導(dǎo)導(dǎo)彈識別目標(biāo)就是充分利用視頻信號處理技術(shù)不斷判斷目標(biāo)是否和預(yù)先設(shè)定目標(biāo)圖像一致。本篇將講解如何用 FPGA 技術(shù)實現(xiàn)基本的視頻信號處理。本篇的例子可以作為各位大俠進(jìn)行視頻信號處理時的一個參考，也可以在這個基礎(chǔ)上根據(jù)需要進(jìn)行擴(kuò)展。

第三篇內(nèi)容摘要：本篇會介紹程序測試與運(yùn)行，包括測試程序、測試結(jié)果以及總結(jié)等相關(guān)內(nèi)容。

五、程序測試與運(yùn)行

由于整個 FPGA 程序包括 3 部分：處于 TOP 的主體程序，控制其他各個部分程序的運(yùn)行；視頻圖像數(shù)據(jù)采集程序，從 SAA7113 獲得數(shù)字圖像數(shù)據(jù)并保存到 SRAM 中；SRAM 讀寫程序?qū)崿F(xiàn)對 SRAM 的數(shù)據(jù)讀寫。測試程序需要仿真數(shù)據(jù)的全部流程。

5.1 測試程序

測試程序代碼如下：

`include "timescale.v"moduletst_saa7113(error,dsprst,xreset,saareset,ARDY,ED_O,ED_OEN_O,SRAM_1_EA,SRAM_2_EA,SRAM_1_O_ED,SRAM_2_O_ED);    //內(nèi)部寄存器    reg reset;    reg clk;//50MHz 時鐘    reg llck;//SAA7113 的時鐘    reg [7:0] vpo;//來自 saa7113 的圖像數(shù)據(jù)    reg capture;//采集數(shù)據(jù)標(biāo)志    reg toggle;//總線切換標(biāo)志    reg [1:0] rst;        //輸入    input error;    input dsprst,xreset,saareset;    input ARDY;    input [7:0] ED_O;    input ED_OEN_O;    input [18:0] SRAM_1_EA;    input [7:0] SRAM_1_O_ED;    input [18:0] SRAM_2_EA;    input [7:0] SRAM_2_O_ED;        //來自 dsp 的信號    reg CE3_;    reg ARE_;    reg AWE_;    reg [21:2] EA;    reg [7:0] ED_I;        //TO SRAM    reg [7:0] SRAM_1_IN_ED;    reg [7:0] SRAM_2_IN_ED;        //wires    //from saa7113    wire SRAM_CE_;    wire SRAM_OE_;    wire SRAM_WE_;    wire [18:0] la;    wire [7:0] ld;        //FROM DSP    wire CE_SRAM;    wire WE_SRAM;    wire OE_SRAM;    wire [7:0] ED_SRAM;    wire [18:0] EA_SRAM;        //連接各個子程序    LWBSAA7113 L_SAA7113 (                          .reset(reset),                          .clk(clk),                          .llck(llck),                          .vpo(vpo),                          .rst(rst),                          .capture(capture),                          .error(error),                          .SRAM_CE_(SRAM_CE_),                          .SRAM_OE_(SRAM_OE_),                          .SRAM_WE_(SRAM_WE_),                          .la(la),                          .ld(ld)                      );                          LWBDECODE L_DECODE (                        .reset(reset),                        .CE3_(CE3_),                        .ARE_(ARE_),                        .AWE_(AWE_),                        .EA(EA),                        .ED_I(ED_I),                        .ED_O(ED_O),                        .ED_OEN_O(ED_OEN_O),                        .ARDY(ARDY),                        .EA_SRAM(EA_SRAM),                        .ED_SRAM(ED_SRAM),                        .CE_SRAM(CE_SRAM),                        .WE_SRAM(WE_SRAM),                        .OE_SRAM(OE_SRAM),                        .dsprst(dsprst),                        .xreset(xreset),                        .saareset(saareset)                    );                        LWBBUSCHANGE L_BUSCHANGE (                              .EA_SRAM(EA_SRAM),                              .ED_SRAM(ED_SRAM),                              .CE_SRAM(CE_SRAM),                              .WE_SRAM(WE_SRAM),                              .OE_SRAM(OE_SRAM),                              .la(la),                              .ld(ld),                              .SRAM_CE_(SRAM_CE_),                              .SRAM_WE_(SRAM_WE_),                              .SRAM_OE_(SRAM_OE_),                              .SRAM_1_IN_ED(SRAM_1_IN_ED),                              .SRAM_2_IN_ED(SRAM_2_IN_ED),                              .toggle(toggle),                              .SRAM_1_EA(SRAM_1_EA),                              .SRAM_1_O_ED(SRAM_1_O_ED),                              .SRAM_2_EA(SRAM_2_EA),                              .SRAM_2_O_ED(SRAM_2_O_ED)                          );    //產(chǎn)生時鐘信號    always #10 clk=~clk;    always #20 llck = ~llck;    initial        begin            $display("
 status : %t TestBench of saa7113 started! 

",$time);                        //initial value            clk = 0;            #7;            llck =0;                        //reset            reset = 1;                        //dsp 初始化            ARE_ = 1;            AWE_ = 1;            CE3_ = 1;                        //初始化            capture = 0;            toggle = 1;            #2;            reset = 0;            repeat(20) @(posedge clk);            reset = 1'b1; // negate reset                        //dsp 讀取數(shù)據(jù)內(nèi)容            SRAM_1_IN_ED = 8'h1d;            SRAM_2_IN_ED = 8'h2d;                       //dsp 地址總線            EA[21:16] = 6'b000000;            EA[15:7] = 9'b000000000;            EA[6:2]= 5'b00001;            #5;            CE3_ = 0;            ARE_ = 0;            //saa7113 輸出內(nèi)容            capture = 1;            #5;            @(posedge llck) vpo = 8'haa;            @(posedge llck) vpo = 8'hbb;            @(posedge llck) vpo = 8'hcc;            @(posedge llck) vpo = 8'hdd;            @(posedge llck) vpo = 8'hee;                        //場同步信號            //1            @(posedge llck) vpo = 8'hff;//begin            @(posedge llck) vpo = 8'h00;            @(posedge llck) vpo = 8'h00;            @(posedge llck) vpo = 8'b00100000;//sav                       //2            @(posedge llck) vpo = 8'hff;//begin            @(posedge llck) vpo = 8'h00;            @(posedge llck) vpo = 8'h00;            @(posedge llck) vpo = 8'b00100000;                        //數(shù)據(jù)開始            @(posedge llck) vpo = 8'hff;//begin            @(posedge llck) vpo = 8'h00;            @(posedge llck) vpo = 8'h00;            @(posedge llck) vpo = 8'b00000000;                        //data            @(posedge llck) vpo = 8'h01;//Cb            @(posedge llck) vpo = 8'h02;//Yb            @(posedge llck) vpo = 8'h03;//Cr            @(posedge llck) vpo = 8'h04;//Yr--1                        @(posedge llck) vpo = 8'h05;//Cb            @(posedge llck) vpo = 8'h06;//Yb            @(posedge llck) vpo = 8'h07;//Cr            @(posedge llck) vpo = 8'h08;//Yr--2                        @(posedge llck) vpo = 8'h09;//Cb            @(posedge llck) vpo = 8'h0a;//Yb            @(posedge llck) vpo = 8'h0b;//Cr            @(posedge llck) vpo = 8'h0c;//Yr--3                        @(posedge llck) vpo = 8'h0d;//Cb            @(posedge llck) vpo = 8'h0e;//Yb            @(posedge llck) vpo = 8'h0f;//Cr            @(posedge llck) vpo = 8'h10;//Yr--4                        @(posedge llck) vpo = 8'h11;//Cb            @(posedge llck) vpo = 8'h12;//Yb            @(posedge llck) vpo = 8'h13;//Cr            @(posedge llck) vpo = 8'h14;//Yr--5                        @(posedge llck) vpo = 8'h15;//Cb            @(posedge llck) vpo = 8'h16;//Yb            @(posedge llck) vpo = 8'h17;//Cr            @(posedge llck) vpo = 8'h18;//Yr--6                        @(posedge llck) vpo = 8'h19;//Cb            @(posedge llck) vpo = 8'h1a;//Yb            @(posedge llck) vpo = 8'h1b;//Cr            @(posedge llck) vpo = 8'h1c;//Yr--7                        @(posedge llck) vpo = 8'h1d;//Cb            @(posedge llck) vpo = 8'h1e;//Yb            @(posedge llck) vpo = 8'h1f;//Cr            @(posedge llck) vpo = 8'h20;//Yr--8                        @(posedge llck) vpo = 8'h21;//Cb            @(posedge llck) vpo = 8'h22;//Yb            @(posedge llck) vpo = 8'h23;//Cr            @(posedge llck) vpo = 8'h24;//Yr--9                        @(posedge llck) vpo = 8'h25;//Cb            @(posedge llck) vpo = 8'h26;//Yb            @(posedge llck) vpo = 8'h27;//Cr            @(posedge llck) vpo = 8'h28;//Yr--10                        @(posedge llck) vpo = 8'h29;//Cb            @(posedge llck) vpo = 8'h3a;//Yb            @(posedge llck) vpo = 8'h3b;//Cr            @(posedge llck) vpo = 8'h3c;//Yr--11                        //數(shù)據(jù)結(jié)束            @(posedge llck) vpo = 8'hff;//ff            @(posedge llck) vpo = 8'h00;//00            @(posedge llck) vpo = 8'h00;//00            @(posedge llck) vpo = 8'b01110000;//end of field 1                        #20;            ARE_ = 1;            capture = 0;            #200;                        //開始切換            toggle = 0;            #100;            ARE_ = 0;                        //開始采集數(shù)據(jù)            capture = 1;                        //vertical blanking stage            //1            @(posedge llck) vpo = 8'hff;//begin            @(posedge llck) vpo = 8'h00;            @(posedge llck) vpo = 8'h00;            @(posedge llck) vpo = 8'b00100000;//sav                        //2            @(posedge llck) vpo = 8'hff;//begin            @(posedge llck) vpo = 8'h00;            @(posedge llck) vpo = 8'h00;            @(posedge llck) vpo = 8'b00100000;                        //data start            @(posedge llck) vpo = 8'hff;//begin            @(posedge llck) vpo = 8'h00;            @(posedge llck) vpo = 8'h00;            @(posedge llck) vpo = 8'b00000000;                        //data            @(posedge llck) vpo = 8'h01;//Cb            @(posedge llck) vpo = 8'h02;//Yb            @(posedge llck) vpo = 8'h03;//Cr            @(posedge llck) vpo = 8'h04;//Yr--1                        @(posedge llck) vpo = 8'h05;//Cb            @(posedge llck) vpo = 8'h06;//Yb            @(posedge llck) vpo = 8'h07;//Cr            @(posedge llck) vpo = 8'h08;//Yr--2                        @(posedge llck) vpo = 8'h09;//Cb            @(posedge llck) vpo = 8'h0a;//Yb            @(posedge llck) vpo = 8'h0b;//Cr            @(posedge llck) vpo = 8'h0c;//Yr--3                        @(posedge llck) vpo = 8'h0d;//Cb            @(posedge llck) vpo = 8'h0e;//Yb            @(posedge llck) vpo = 8'h0f;//Cr            @(posedge llck) vpo = 8'h10;//Yr--4                        @(posedge llck) vpo = 8'h11;//Cb            @(posedge llck) vpo = 8'h12;//Yb            @(posedge llck) vpo = 8'h13;//Cr            @(posedge llck) vpo = 8'h14;//Yr--5                        @(posedge llck) vpo = 8'h15;//Cb            @(posedge llck) vpo = 8'h16;//Yb            @(posedge llck) vpo = 8'h17;//Cr            @(posedge llck) vpo = 8'h18;//Yr--6                        @(posedge llck) vpo = 8'h19;//Cb            @(posedge llck) vpo = 8'h1a;//Yb            @(posedge llck) vpo = 8'h1b;//Cr            @(posedge llck) vpo = 8'h1c;//Yr--7                        @(posedge llck) vpo = 8'h1d;//Cb            @(posedge llck) vpo = 8'h1e;//Yb            @(posedge llck) vpo = 8'h1f;//Cr            @(posedge llck) vpo = 8'h20;//Yr--8                        @(posedge llck) vpo = 8'h21;//Cb            @(posedge llck) vpo = 8'h22;//Yb            @(posedge llck) vpo = 8'h23;//Cr            @(posedge llck) vpo = 8'h24;//Yr--9                        @(posedge llck) vpo = 8'h25;//Cb            @(posedge llck) vpo = 8'h26;//Yb            @(posedge llck) vpo = 8'h27;//Cr            @(posedge llck) vpo = 8'h28;//Yr--10                        @(posedge llck) vpo = 8'h29;//Cb            @(posedge llck) vpo = 8'h3a;//Yb            @(posedge llck) vpo = 8'h3b;//Cr            @(posedge llck) vpo = 8'h3c;//Yr--11                        //數(shù)據(jù)結(jié)束            @(posedge llck) vpo = 8'hff;//ff            @(posedge llck) vpo = 8'h00;//00            @(posedge llck) vpo = 8'h00;//00            @(posedge llck) vpo = 8'b01110000;//end of field 1            #20;                        //結(jié)束數(shù)據(jù)采集            capture = 0;                        #200;            //測試程序結(jié)束            $finish;        endendmodule

5.2 測試結(jié)果仿真程序產(chǎn)生的視頻圖像數(shù)據(jù)如圖 18 所示。開始的“aa bb cc dd ee ff”是無效數(shù)據(jù)，“ff 00 20”表示場同步信號。 ?

圖 18 仿真產(chǎn)生的視頻圖像數(shù)據(jù) ?經(jīng)過 FPGA 處理后獲得有效圖像數(shù)據(jù)并產(chǎn)生相應(yīng)的地址信號，如圖 19 所示。由于只進(jìn)行灰度運(yùn)算，只取亮度信息，因此獲得數(shù)據(jù)為“04 08 0c”，同時產(chǎn)生地址信號“00 01 02”。 ?

圖 19 FPGA 采集得到的有效圖像數(shù)據(jù)并產(chǎn)生的地址信號

?對 SRAM 的讀寫控制，如圖 20 所示。 ?

圖 20 產(chǎn)生的對 SRAM 的讀寫控制 ?兩塊 SRAM 之間的切換，如圖 21 所示。 ?

圖 21 兩塊 SRAM 之間的切換 ?仿真結(jié)果表明整個視頻信號處理程序完成了預(yù)先設(shè)定的設(shè)計目標(biāo)。 ? ?

七、總結(jié)

本篇首先介紹了視頻信號的基本原理、組成等，然后講解了進(jìn)行視頻信號處理的基本過程和框架。接下來結(jié)合實例講解用 FPGA 及其他芯片組成視頻處理的電路設(shè)計和 FPGA 的程序?qū)崿F(xiàn)。最后用 Modelsim 仿真和測試了程序。本篇為各位大俠提供了一種視頻信號處理的設(shè)計方案，僅供參考。

本篇到此結(jié)束，各位大俠，有緣再見！

　　審核編輯：湯梓紅

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2011-09-07 19:09:39

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視頻信號發(fā)生器設(shè)計方案

視頻信號發(fā)生器設(shè)計方案除能產(chǎn)生多種數(shù)字化視頻外，還能靈活更改所產(chǎn)生的視頻各項參數(shù)，因此視頻信號發(fā)生器具有一定應(yīng)用價值。

2011-12-28 16:08:47

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供應(yīng)羅德與施瓦茨DVSG數(shù)字視頻信號源

R&S DVSG數(shù)字視頻信號源基于通用的平臺實現(xiàn)了針對壓縮和非壓縮視音頻信號的發(fā)生和再播放功能。它不僅提供了TS傳輸接口，還提供了幾乎所有通用的音/視頻（高清/標(biāo)清）接口，用于電視顯

2012-01-07 15:00:45

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常見視頻信號傳輸特性及轉(zhuǎn)換深度分析

常見視頻信號傳輸特性及轉(zhuǎn)換深度分析,下面是幾種常見的同步信號附加模式和表示方法,

2012-05-02 15:25:22

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基于FPGA的實時視頻信號處理平臺的設(shè)計

提出一種基于FPGA的實時視頻信號處理平臺的設(shè)計方法，該系統(tǒng)接收低幀率數(shù)字YCbCr 視頻信號，對接收的視頻信號進(jìn)行格式和彩色空間轉(zhuǎn)換、像素和，利用片外SDRAM存儲器作為幀緩存且通

2012-08-13 17:17:58

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基于短距視頻信號無線通信網(wǎng)絡(luò)的應(yīng)用設(shè)計

設(shè)計并制作一個短距視頻信號無線通信網(wǎng)絡(luò)。通信網(wǎng)絡(luò)如圖 1 所示。該網(wǎng)絡(luò)包括主節(jié)點(diǎn) A、從節(jié)點(diǎn) B 和 C，實現(xiàn)從節(jié)點(diǎn) B 和 C 到主節(jié)點(diǎn) A 的視頻信號傳輸。傳輸?shù)?b class="flag-6" style="color: red">視頻信號為模擬彩色視頻信號（彩色

2017-09-11 17:25:18

采用FPD-Link III技術(shù)實現(xiàn)數(shù)字視頻信號遠(yuǎn)傳設(shè)計

針對高帶寬數(shù)字視頻信號的特點(diǎn)和某些應(yīng)用場景下信號遠(yuǎn)傳的需求，提出一種基于FPD-Link lII傳輸技術(shù)的數(shù)字視頻信號遠(yuǎn)傳設(shè)計。該設(shè)計采用型號為DS90ub925的串行器芯片和型號為

2017-11-15 11:27:04

自制簡易視頻信號射頻調(diào)制器

最近因錄像機(jī)內(nèi)視頻信號射頻調(diào)制器損壞，一時配件又難購買到．造成無法觀看錄像節(jié)目；為此自制了一臺簡易視頻信號射頻調(diào)制器，使用效果不錯。該調(diào)制器原理簡單，制作大便，對元件無特殊要求，很適合業(yè)余愛好者制作。

2019-02-06 19:26:00

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如何保證數(shù)字視頻信號的質(zhì)量

了錯誤檢測和處理E，就有助于監(jiān)視關(guān)鍵的信號通路，并對系統(tǒng)中潛在的問題進(jìn)行報警。從模擬體制到數(shù)字體制的過渡為幫助保持設(shè)備中視頻信號的質(zhì)量提供了許多有利條件。視頻信號轉(zhuǎn)換到數(shù)字域之后，將不再受多種可能影響信號質(zhì)量的模

2018-10-12 18:06:01

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視頻信號處理技術(shù)及應(yīng)用

優(yōu)點(diǎn)，并且所包含的信息量很大?！鞍俾劜蝗缫灰姟?、“一圖值千言”等成語都說明了這一點(diǎn)。因此，各種視頻信號處理技術(shù)的研究和應(yīng)用一直吸引著國內(nèi)外廣大科技人員的關(guān)注。20世紀(jì)90年代，計算機(jī)技術(shù)、信息技術(shù)、網(wǎng)絡(luò)技術(shù)及其他各種相關(guān)技

2019-03-09 09:41:02

2005

視頻信號將如何延長其傳輸距離

視頻延長器是為了解決視頻信號較長距離的傳輸時，發(fā)生的圖像重影，顏色失真等問題，是專為安防監(jiān)控等系統(tǒng)工程中高質(zhì)量視頻信號長距離傳輸?shù)男枨蠖鴮I(yè)設(shè)計的集視頻信號發(fā)射、分配、驅(qū)動、接收和還原功能為一身

2020-03-20 17:20:00

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如何使用DSP和FPGA實現(xiàn)場發(fā)射平板顯示器視頻信號處理系統(tǒng)的方案說明

TMS320C6713和Xilinx公司的FPGA芯片XC3S200一PQ208來實現(xiàn)系統(tǒng)方案，在自主研制的4．5 inch（11．43 cm）160×120分辨率單色場發(fā)射平板顯示樣屏上得到了功能驗證。所設(shè)計的視頻信號處理電路方案把兩種處理器的性能優(yōu)勢結(jié)合起來，具有微處理器嵌入式系統(tǒng)的優(yōu)點(diǎn)

2021-02-05 15:22:00

基于AIT2139全數(shù)字視頻信號處理器實現(xiàn)視頻轉(zhuǎn)換器的應(yīng)用方案

AIT2139是一種單片?晶控?全數(shù)字視頻信號處理器?文章在介紹視頻轉(zhuǎn)換芯片AIT2139的基礎(chǔ)上，給出了用其設(shè)計VGA-TV視頻轉(zhuǎn)換器的原理和實現(xiàn)方法?

2021-03-17 17:14:29

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2004年8月-視頻儀表放大器輕松從嘈雜環(huán)境中提取干凈的視頻信號

2004年8月-視頻儀表放大器輕松從嘈雜環(huán)境中提取干凈的視頻信號

2021-05-27 12:53:29

ADV8002：帶位圖OSD、雙HDMI TX和視頻編碼器的視頻信號處理器

ADV8002：帶位圖OSD、雙HDMI TX和視頻編碼器的視頻信號處理器

2021-05-27 20:22:25

基于FPGA的數(shù)字視頻信號處理器設(shè)計

今天給大俠帶來基于FPGA的數(shù)字視頻信號處理器設(shè)計，由于篇幅較長，分三篇。今天帶來第一篇，上篇，視頻信號概述和視頻信號處理的框架。話不多說，上貨。

2023-05-19 10:56:17

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使用Pericom視頻交換機(jī)接口視頻信號

電子發(fā)燒友網(wǎng)站提供《使用Pericom視頻交換機(jī)接口視頻信號.pdf》資料免費(fèi)下載

2023-07-26 15:31:11

度緯科技IP視頻信號發(fā)生器IPSG產(chǎn)品特點(diǎn)

度緯科技公路交通事業(yè)部多年從事于公路交通機(jī)電工程閉路電視視頻監(jiān)控系統(tǒng)及ETC收費(fèi)系統(tǒng)的測試方案研究。IP視頻信號發(fā)生器IPSG于2023年10月正式發(fā)布, 滿足GB/T 2182標(biāo)準(zhǔn)實際測試需要，支持千兆網(wǎng)口，可直接輸出標(biāo)準(zhǔn)視頻信號，光口輸出可拓展；支持綜合圖發(fā)生。

2023-10-27 16:47:06

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度緯科技最新發(fā)布！ IP視頻信號發(fā)生器IPSG

度緯科技公路交通事業(yè)部多年從事于公路交通機(jī)電工程閉路電視視頻監(jiān)控系統(tǒng)及ETC收費(fèi)系統(tǒng)的測試方案研究。IP視頻信號發(fā)生器IPSG于2023年10月正式發(fā)布,?滿足GB/T?2182標(biāo)準(zhǔn)實際測試需要，支持千兆網(wǎng)口，可直接輸出標(biāo)準(zhǔn)視頻信號，光口輸出可拓展；支持綜合圖發(fā)生。

2023-11-01 13:47:44

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如何用FPGA技術(shù)實現(xiàn)基本的視頻信號處理

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