數(shù)字IC介紹

　　IC就是半導(dǎo)體元件產(chǎn)品的統(tǒng)稱(chēng)，IC按功能可分為：數(shù)字IC、模擬IC、微波IC及其他IC。

　　數(shù)字IC就是傳遞、加工、處理數(shù)字信號(hào)的IC，是近年來(lái)應(yīng)用最廣、發(fā)展最快的IC品種，可分為通用數(shù)字IC和專(zhuān)用數(shù)字IC。

　　數(shù)字IC設(shè)計(jì)的工具

　　數(shù)字 IC設(shè)計(jì)過(guò)程中，EDA工具扮演了很重要的角色。IC設(shè)計(jì)向來(lái)就是EDA工具和人腦的結(jié)合。隨著IC不斷向高集成度、高速度、低功耗、高性能發(fā)展，沒(méi)有高可靠性的計(jì)算機(jī)輔助設(shè)計(jì)手段，完成設(shè)計(jì)是不可能的。

　　一、設(shè)計(jì)輸入（design input）

　　用vhdl或者是verilog語(yǔ)言來(lái)完成邏輯功能描述，生成hdl代碼

　　1、語(yǔ)言輸入工具：

　　SUMMIT VISUALHDL

　　MENTOR RENIOR

　　2、圖形輸入：

　　composer（cadence）;

　　viewlogic （viewdraw）

　　二、功能仿真（functional simulation）

　　將hdl代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否正確

　　1、數(shù)字電路仿真工具：

　　Verolog： CADENCE Verolig-XL

　　SYNOPSYS VCS

　　MENTOR Modle-sim

　　VHDL ： CADENCE NC-vhdl

　　SYNOPSYS VSS

　　MENTOR Modle-sim

　　三、邏輯綜合（synthesis tools）

　　邏輯綜合工具可以將設(shè)計(jì)思想vhd代碼轉(zhuǎn)化成對(duì)應(yīng)一定工藝手段的門(mén)級(jí)電路；將初級(jí)仿真中所沒(méi)有考慮的門(mén)延遲（gates delay）反標(biāo)到生成的門(mén)級(jí)網(wǎng)表中，返回電路仿真階段進(jìn)行再仿真。最終仿真結(jié)果生成的網(wǎng)表稱(chēng)為物理網(wǎng)表。

　　綜合工具：

　　CADENCE Builtgates Envisia Ambit

　　SYNOPSYS Design Compile Behavial Compiler

　　四、靜態(tài)時(shí)序分析（static timming analyze）

　　Synopsys Prime Time

　　Power analysis WattSmith

　　五、layout生成和自動(dòng)布局布線（auto plane&route）

　　將網(wǎng)表生成具體的電路版圖

　　layout工具：CADENCE Dracula， Diva

　　六、物理驗(yàn)證（physical validate）和參數(shù)提?。↙VS）

? ? ? ? ASIC設(shè)計(jì)中最有名、功能最強(qiáng)大的是cadence的DRECULA，可以一次完成版圖從DRC（設(shè)計(jì)規(guī)則檢查），ERC（電氣特性檢查）到LVS（寄生參數(shù)提取）的工序工具：

　　CADENCE： DRECULA

　　AVANTI ： STAR-RC

　　在驗(yàn)證過(guò)程中出現(xiàn)的時(shí)序收斂，功耗，面積問(wèn)題，應(yīng)返回前端的代碼輸入進(jìn)行重新修改，再仿真，再綜合，再驗(yàn)證，一般都要反復(fù)好幾次才能最后送去foundry廠流片。