消除難點

　　通過使用晶體管來提高性能在20 nm SoC是非常關鍵的，原因在于：在模塊級，20 nm芯片并不比相應的28 nm快很多。從公開的信息看，這還不是很明顯。例如，TSMC宣稱，其20 nm技術“…速度比28 nm技術高出30%…?！边@并沒有達到我們工藝代之間翻倍的預期，但并不說明這不重要。在整個模塊上實現(xiàn)這么高的速率而不是在幾個關鍵通路上，那么，可能會需要大量使用低Vt晶體管，而且有很大的泄漏電流，帶來了更大的本地散熱問題。即使沒有散熱問題，設計也很難在20 nm很多工藝、電壓和溫度角上達到時序收斂。一些工程師建議，考慮到功耗和其他變化因素，只是把模塊導入到20 nm可能根本無法提高速率。

　　在20 nm更復雜的另一個問題是功耗。動態(tài)功耗——CV2f類，在原理上應該低于20 nm電路，前提條件是，尺寸更小的特性降低了雜散電容，工作電壓保持不變，頻率與28 nm的相似。雖然每個晶體管的動態(tài)功耗降低了，但是，平面工藝中，由于泄漏電流導致的靜態(tài)功耗在不斷增加。理論上，同樣的Vt，finFET的亞閾值泄漏電流要比平面晶體管低得多，減小了單組件的最大泄漏。因此，采用finFET工藝，設計人員可以使用與28 nm相似的Vt和Vcc，同時提高了性能，降低了靜態(tài)功耗，或者使用較低的Vt，支持更低的Vcc，同時降低了動態(tài)和靜態(tài)功耗。最好的選擇取決于電路以及最終系統(tǒng)的應用情況。

　　使用或者不使用finFET，功耗都是問題。靜態(tài)和動態(tài)功耗之和不會像28 nm那樣簡單的加起來。而密度增加了兩倍。計算表明，功耗密度，也就是本地散熱，限制了某些20 nm模塊的布板和時鐘頻率。

　　最后，是2.5D。20 nm工藝本質(zhì)上更適合制造2.5D封裝所需要的硅片直通孔（TSV）。時機上巧合的是，代工線在20 nm工藝節(jié)點開發(fā)他們的產(chǎn)品TSV技術。結果是，在20 nm工藝代，我們可能會看到大規(guī)模使用TSV來連接多個管芯的有源電路和無源硅片基底。

　　這一技術的前景非常廣闊。對于面積或者焊盤受限的管芯，2.5D封裝大幅度提高了資源利用率。通過采用封裝內(nèi)寬字I/O替換DDR3，極大的提高了DRAM帶寬。它能夠在一個很小的引腳布局中集成無法在一個管芯中制造實現(xiàn)的各種技術。但是，從技術和商業(yè)角度看，問題也很明顯。

　　系統(tǒng)設計人員的觀點

　　這對于系統(tǒng)設計人員而言意味著什么？首先，并不是所有的SoC產(chǎn)品線能夠自動移植到20 nm。最早應用的器件晶體管數(shù)量加倍，能夠有效的提高系統(tǒng)性能，降低功耗和成本。早期應用的例子包括，多核服務器CPU、CPU/GPU組合芯片、高端FPGA，以及某些ASIC SoC——可能會從移動市場開始。

　　其次，是可能會大量使用多處理任務的芯片。對于使用芯片供應商提供的完整參考設計的系統(tǒng)設計團隊而言，可能體會不到這一點。正如我們在另一篇文章中所討論的，如果設計團隊涉及到編寫應用程序代碼、布線中斷、管理DRAM數(shù)據(jù)流，或者對實時行為建模等，這可能會是很大的問題。

　　對于系統(tǒng)設計人員，更明顯的是，這些芯片需要大量的功耗管理工作。芯片設計人員會用盡所有的方法來解決功耗以及工藝變化帶來的問題，包括動態(tài)電壓頻率調(diào)整、動態(tài)電源選通，以及自適應電壓調(diào)整等方法。對于系統(tǒng)設計人員，所有這些方法都很重要。更特別的是，他們能夠完善電源網(wǎng)絡設計，前兩項會在實時行為分析中引入可變或者非確定性延時。

　　總之，20 nm會延續(xù)摩爾定律在集成上發(fā)展趨勢，但是要付出成本代價。2.5D封裝技術的發(fā)展，進一步提高了集成度，但是也增大了成本，部分解決了DRAM總線電源和帶寬問題，在一個封裝中集成了種類更多的IC。隨著系統(tǒng)性能的提高，這一節(jié)點也增加了體系結構的復雜度。目前為止，它也是功耗管理最復雜的節(jié)點。