無論是無線還是有線數(shù)據(jù)通信，保持傳輸可靠性都是高質(zhì)量解決方案的基本要求。此類系統(tǒng)的關(guān)鍵構(gòu)成部分在于高性能軟判決前向糾錯 (SD-FEC) 功能，發(fā)送（編碼器）和接收（解碼器）路徑都需要這個功能。

隨著數(shù)據(jù)帶寬的不斷提升，例如 5G 新無線電 (5G NR) 技術(shù)和有線電纜數(shù)據(jù)服務(wù)接口規(guī)范 3.1 (DOCSIS 3.1)，上述系統(tǒng)對數(shù)據(jù)吞吐量要求極高，因此，SD-FEC 塊必須實現(xiàn)高效處理。

賽靈思推出業(yè)界首款可配置集成型 (SD-FEC) IP 塊

此類 SD-FEC 功能通常在高性能 FPGA 的可編程邏輯中實現(xiàn)。隨著為了支持?jǐn)?shù)千兆位速率而進(jìn)一步推進(jìn)系統(tǒng)要求，性能、功耗和成本均成為了關(guān)鍵設(shè)計因素。相對于集成型解決方案而言，上述功能的軟實現(xiàn)不盡人意。

因此，賽靈思推出了業(yè)界首款可配置集成型 SD-FEC IP 塊，可實現(xiàn)：

緩解性能和吞吐量瓶頸 → 約 3 Gb/s 的峰值 LDPC 解碼吞吐量

大幅降低資源需求 → 每個 SD-FEC 實例減少約 10 萬 LUT

大幅降低功耗 → 轉(zhuǎn)向集成型解決方案，功耗降低 80%

圖 2：集成型 SD-FEC 與軟 LDPC 解碼器的功耗對比

采用 SD-FEC 功能集成成果的應(yīng)用實例

如前所述，類似于 ASIC 的 SD-FEC 塊相對于軟實現(xiàn)而言能提高吞吐量，降低時延，并降低功耗。由于能夠為 Turbo 解碼的長期演進(jìn)發(fā)展 (LTE) 以及 LTE-A 應(yīng)用提供支持，因此構(gòu)成了 4G 和 5G 前系統(tǒng)的低功耗解決方案。

利用低密度奇偶校驗 (LDPC) 對解碼和編碼的支持，我們能夠為無線市場的 5G 基帶和回傳平臺等應(yīng)用提供支持。除 Zynq UltraScale+ RFSoC (ZU28DR) 系列中的 RF-ADC/DAC 之外，SD-FEC 還為 DOCSIS 3.1 標(biāo)準(zhǔn)的遠(yuǎn)程 PHY 提供了極富吸引力的解決方案。