隨著近年來(lái)國(guó)家對(duì)于集成電路產(chǎn)業(yè)的重視和扶持，國(guó)產(chǎn)集成電路產(chǎn)業(yè)發(fā)展迅速。不過(guò)，中國(guó)目前對(duì)于進(jìn)口芯片的需求仍舊很大。

根據(jù)今年1月中國(guó)海關(guān)總署公布的數(shù)據(jù)顯示，2018年中國(guó)進(jìn)集成電路的進(jìn)口額為3120.58億美元，同比增長(zhǎng)19.8%。相比之下，中國(guó)集成電路的出口額僅為846.36億美元，雖然同比增長(zhǎng)了26.6%，但是與進(jìn)口額相比仍只有其1/3不到。

不過(guò)，值得注意的是，自早前斯諾登事件、去年中興事件爆發(fā)之后，引發(fā)了國(guó)內(nèi)終端廠商對(duì)于核心器件“國(guó)產(chǎn)替代”的關(guān)注，同時(shí)也推動(dòng)了眾多國(guó)產(chǎn)芯片廠商，乃至互聯(lián)網(wǎng)廠商、終端廠商跨界殺入芯片領(lǐng)域，掀起了打造自主可控的“中國(guó)芯”的浪潮。

“自主可控”再加速

根據(jù)市場(chǎng)研究機(jī)構(gòu)IP Nest近期發(fā)布的最新的IP市場(chǎng)分析報(bào)告也顯示，2018年全球最大的IP提供商Arm的營(yíng)收出現(xiàn)了3%的下滑（2017年下滑了6.8%)。IP Nest認(rèn)為其中一個(gè)主要原因應(yīng)該是來(lái)自于開(kāi)源的RISC-V架構(gòu)的沖擊。同樣的下滑情況也出現(xiàn)在MIPS、Imagination、CEVA和Rambus這些老牌IP供應(yīng)商身上。

在芯智訊看來(lái)，這些老牌IP供應(yīng)商的下滑，一方面正是由于開(kāi)源的RISC-V架構(gòu)帶來(lái)的沖擊，而另一方面則是由于很多新興的AI芯片設(shè)計(jì)廠商開(kāi)始由通用IP轉(zhuǎn)向了更多特定的應(yīng)用的專(zhuān)用IP，甚至是基于自身的算法設(shè)計(jì)自主的處理器IP。

2018年EDA工具及IP大廠新思科技(Synopsys)，ASIC設(shè)計(jì)廠商芯原以及FPGA IP供應(yīng)商Achronix的營(yíng)收均出現(xiàn)了大幅的增長(zhǎng)，而這個(gè)數(shù)據(jù)也很好的印證了前面的觀點(diǎn)。

在過(guò)去的一年，我們可以看到，百度發(fā)布了自己的云端AI芯片“昆侖”；阿里巴巴收購(gòu)了中天微，同時(shí)成立了平頭哥半導(dǎo)體公司；格力電器也宣布進(jìn)軍半導(dǎo)體市場(chǎng)，研發(fā)自己的芯片；此外，國(guó)內(nèi)也涌現(xiàn)出了眾多AI初創(chuàng)芯片公司，比如地平線、燧原科技，天數(shù)智芯，寒武紀(jì)等，眾多的AI算法廠商也紛紛自主研發(fā)AI芯片；同時(shí)，值得關(guān)注的是，過(guò)去兩年來(lái)，非常多的國(guó)產(chǎn)芯片廠商開(kāi)始進(jìn)入開(kāi)源的RISC-V陣營(yíng)，并開(kāi)始推出基于開(kāi)源的RISC-V架構(gòu)的芯片。

我們都知道不論是Arm處理器內(nèi)核IP（除了指令集授權(quán)外），還是國(guó)外廠商推出的DSP、ASIC，都是固定的IP核，國(guó)內(nèi)廠商可以買(mǎi)來(lái)直接用，但是卻難以實(shí)現(xiàn)自主可控。因此，越來(lái)越多的廠商開(kāi)始傾向于自己來(lái)設(shè)計(jì)AI Accelerator, DSP IP、ASIC芯片。

同樣，近兩年以來(lái)，具有開(kāi)源、免費(fèi)、精簡(jiǎn)、模塊化及可擴(kuò)展等優(yōu)點(diǎn)RISC-V架構(gòu)，也受到了眾多國(guó)產(chǎn)芯片廠商的青睞，特別是在國(guó)內(nèi)不斷強(qiáng)化對(duì)于芯片”自主可控“的趨勢(shì)之下，利用開(kāi)源的RISC-V架構(gòu)來(lái)設(shè)計(jì)自己的芯片，可以很好的適應(yīng)這一要求。此前，國(guó)內(nèi)的中天微、華米、樂(lè)心等廠商都推出了基于RISC-V架構(gòu)的芯片，此外華為也在積極的研發(fā)基于RISC-V架構(gòu)的芯片，以期實(shí)現(xiàn)自主可控。

全球知名的EDA工具及IP廠商新思科技早前就推出了一套能夠?qū)崿F(xiàn)專(zhuān)用指令集處理器（ASIP）開(kāi)發(fā)流程自動(dòng)化的工具——ASIP Designer，可以幫助國(guó)產(chǎn)芯片廠商、AI算法廠商快速打造“自主可控”的AI Accelerator, DSP IP、ASIC芯片，甚至是RSIC-V架構(gòu)的芯片。

什么是ASIP？

ASIP即“專(zhuān)用指令集處理器（內(nèi)核）”，是一套能夠幫助用戶快速設(shè)計(jì)出自主專(zhuān)用處理器及其全套工具鏈的開(kāi)發(fā)工具。與之相對(duì)的是，比如Arm的Cortex CPU內(nèi)核則是屬于“通用型指令集處理器”。相對(duì)于“通用型指令集處理器”，ASIP在特定應(yīng)用場(chǎng)景下可以獲得更為出色的性能、面積、功耗和成本等競(jìng)爭(zhēng)優(yōu)勢(shì)。

這里需要區(qū)別的是，ASIP并不是等于專(zhuān)用型處理器ASIC，我們通常所說(shuō)的ASIC芯片是一個(gè)完整的芯片，其不僅包括針對(duì)特定算法設(shè)計(jì)或優(yōu)化的內(nèi)核，還包括了外圍的電路、接口等等。

ASIP有何優(yōu)勢(shì)？

對(duì)于算法或處理器廠商來(lái)說(shuō)，雖然市場(chǎng)上有很多現(xiàn)成的處理器內(nèi)核可選，但為了覆蓋更多的用戶和市場(chǎng)，這些處理器內(nèi)核往往都是偏向“大而全”，性能、面積、功耗也一定不是最優(yōu)的。并且，這些內(nèi)核都是固定的，難以進(jìn)行修改的，更不能根據(jù)自己的需要去配置。

針對(duì)客戶的特定需求來(lái)說(shuō)，買(mǎi)來(lái)的處理器內(nèi)核可能只有部分指令用得上，有很多的指令是用不上的，這就造成了浪費(fèi)。比如，算法廠商需要設(shè)計(jì)一個(gè)處理器來(lái)跑自己的20條指令，如果要用Arm內(nèi)核來(lái)做，可能其內(nèi)部很多指令用不上，同時(shí)還需要搞定Arm內(nèi)核里面的面初始化和驅(qū)動(dòng)，這就需要增加很多的指令，還會(huì)遇到面積、功耗、啟動(dòng)時(shí)間等一大堆的問(wèn)題。

相對(duì)而言，算法廠商對(duì)于自己的算法非常的熟悉，如果采用的是自己定義的處理器架構(gòu)和指令集，那么就可以實(shí)現(xiàn)極簡(jiǎn)化的按需設(shè)計(jì)，并且可以通過(guò)不斷的修改和優(yōu)化自己的架構(gòu)，最終獲得比市場(chǎng)上可以買(mǎi)到的處理器內(nèi)核更好的效果，實(shí)現(xiàn)高性能、低功耗、面積更小、成本更低等優(yōu)勢(shì)。

新思科技也表示，“從自動(dòng)駕駛汽車(chē)到醫(yī)療器械，從智能移動(dòng)網(wǎng)絡(luò)到空間應(yīng)用，從安全到虛擬現(xiàn)實(shí)，幾乎每個(gè)片上系統(tǒng)都需要或已經(jīng)使用ASIP。ASIP能夠滿足專(zhuān)業(yè)處理要求，現(xiàn)成的商用處理器IP無(wú)法滿足功率-性能-面積要求，固定功能硬件缺乏所需的可編程性?！?/p>

ASIP Designer能做什么？

雖然ASIP有很多的優(yōu)勢(shì)，但是ASIP的研發(fā)并不是一個(gè)簡(jiǎn)單的工作，其工作量非常的大，不僅需要基于特定算法定義一套處理器模型架構(gòu)，還要進(jìn)行架構(gòu)優(yōu)化和軟件開(kāi)發(fā)以及驗(yàn)證ASIP設(shè)計(jì)，除此之外，還必須考慮開(kāi)發(fā)用于對(duì)所得設(shè)計(jì)進(jìn)行編程的軟件開(kāi)發(fā)工具鏈需要完成的工作。

新思科技推出的ASIP Designer則是一套針對(duì)ASIP的開(kāi)發(fā)流程自動(dòng)化工具。其不僅能最大限度地減少開(kāi)發(fā)專(zhuān)用處理器和相關(guān)編程工具所需的工程時(shí)間和工作量，而且還能加快理解候選設(shè)計(jì)的性能和效率（即設(shè)計(jì)探索）。

同時(shí)可結(jié)合新思科技其他豐富的配套的EDA工具，在兼容性和內(nèi)部協(xié)同性上更為出色，極大簡(jiǎn)化了ASIP的設(shè)計(jì)流程，縮短了設(shè)計(jì)周期。如果是采用多個(gè)未全面整合的工具，那么就意味著需要在工具間進(jìn)行某一設(shè)計(jì)版本移植，而這是引發(fā)錯(cuò)誤的一個(gè)主要原因。而要解決發(fā)現(xiàn)的問(wèn)題，通常需要與兩個(gè)或兩個(gè)以上的不同的工具供應(yīng)商溝通獲得技術(shù)支持，因此找出錯(cuò)誤也將耗費(fèi)大量的時(shí)間。

ASIP Designer明顯降低了就新設(shè)計(jì)項(xiàng)目采用ASIP所面臨的障礙。無(wú)需聘請(qǐng)仿真器、調(diào)試器或編譯器專(zhuān)家就可以獲得專(zhuān)業(yè)的技術(shù)支持，可以幫助設(shè)計(jì)團(tuán)隊(duì)提高生產(chǎn)力和縮短上市時(shí)間。借助ASIP Designer，設(shè)計(jì)團(tuán)隊(duì)可以：用ASIP替換固定功能硬件實(shí)現(xiàn)，進(jìn)而避免設(shè)計(jì)和驗(yàn)證復(fù)雜且不靈活的狀態(tài)；設(shè)計(jì)其自己專(zhuān)為特定算法量身定制的專(zhuān)用DSP，如圖像處理、基帶處理和音頻處理；為高價(jià)值和差異化設(shè)計(jì)區(qū)塊（如AI、第1層通信、矩陣運(yùn)算）創(chuàng)建針對(duì)特定域的靈活加速器。

如何助力“自主可控”

正如前面所介紹的，目前開(kāi)源的RSIC-V架構(gòu)備受?chē)?guó)內(nèi)廠商的追捧，因?yàn)槠涫情_(kāi)源的指令集架構(gòu)，因此，國(guó)內(nèi)廠商可以基于RSIC-V架構(gòu)來(lái)設(shè)計(jì)具有自主知識(shí)產(chǎn)權(quán)的自主可控的芯片。

ASIP Designer就非常適合RISC-V的設(shè)計(jì)，因?yàn)槠鋬?nèi)核非常的精簡(jiǎn)，并且是開(kāi)源的，所以對(duì)于很多算法廠商來(lái)說(shuō)，或許可以將ASIP designer自帶的開(kāi)源RISC-V例子的代碼輸入ASIP Designer即可得到仿真模型和軟件工具鏈，再結(jié)合自己的特定算法進(jìn)行仿真迭代，可以非常容易的得到一個(gè)與自身特定算法非常契合的具有自主知識(shí)產(chǎn)權(quán)的特定RISC-V處理器內(nèi)核。

據(jù)新思科技透露，目前已經(jīng)有很多的RISC-V廠商對(duì)于ASIP Designer非常的感興趣。

在人工智能、邊緣計(jì)算的大趨勢(shì)之下，越來(lái)越多的算法廠商開(kāi)始打造更為適合自己需求的，更具能效的自主可控的專(zhuān)用型芯片，用以替代傳統(tǒng)的通用型處理器 。另外，除了RISC-V核，通過(guò)前面的介紹，我們也能發(fā)現(xiàn)很多DSP、加速器和AI Accelerator也都可以用ASIP來(lái)實(shí)現(xiàn)，而ASIP Designer則可快速、高效的加速這一設(shè)計(jì)過(guò)程。