FPGA（Field Programmable Gates Array 現(xiàn)場(chǎng)可編程門陣列，內(nèi)部結(jié)構(gòu)為門陣列構(gòu)成靜態(tài)存儲(chǔ)器（SRAM）。該SRAM可構(gòu)成函數(shù)發(fā)生器，即查找表，通過(guò)查找表可實(shí)現(xiàn)邏輯函數(shù)功能）

CPLD（Complex Programmable Logic Device 復(fù)雜可編程邏輯器件，內(nèi)部結(jié)構(gòu)為“與或陣列”。該結(jié)構(gòu)來(lái)自于典型的PAL、GAL器件的結(jié)構(gòu)。任意一個(gè)組合邏輯都可以用“與—或”表達(dá)式來(lái)描述，所以該“與或陣列”結(jié)構(gòu)能實(shí)現(xiàn)大量的組合邏輯功能）

簡(jiǎn)單的“與或”陣列：（PAL、GAL、CPLD）

含查找表的邏輯單元：（FPGA）

CPLD和FPGA的主要區(qū)別：

1、布線能力

CPLD內(nèi)連率高，不需要人工布局布線來(lái)優(yōu)化速度和面積，較FPGA更適合于EDA芯片設(shè)計(jì)的可編程驗(yàn)證。

2、延遲小預(yù)測(cè)能力

CPLD連續(xù)式布線結(jié)構(gòu)決定時(shí)序延時(shí)是均勻的和可預(yù)測(cè)的，F(xiàn)PGA分段式布線結(jié)構(gòu)決定了不可預(yù)測(cè)時(shí)間延遲。

3、集成度的不同

CPLD：500 ~ 50000門； FPGA：1K ~ 10M 門

4、應(yīng)用范圍的不同

CPLD邏輯能力強(qiáng)而寄存器少，適用于控制密集型系統(tǒng)；

FPGA邏輯能力較弱但寄存器多，適于數(shù)據(jù)密集型系統(tǒng)。

CPLD和FPGA的優(yōu)點(diǎn)：

1.規(guī)模越來(lái)越大，實(shí)現(xiàn)功能越來(lái)越強(qiáng)，同時(shí)可以實(shí)現(xiàn)系統(tǒng)集成。

2.研制開(kāi)發(fā)費(fèi)用低，不承擔(dān)投片風(fēng)險(xiǎn)，使用方便。

3.通過(guò)開(kāi)發(fā)工具在計(jì)算機(jī)上完成設(shè)計(jì)，電路設(shè)計(jì)周期短。

4.不需要設(shè)計(jì)人員了解很深的IC知識(shí)，EDA軟件易學(xué)易用。

5.通過(guò)FPGA和CPLD開(kāi)發(fā)的系統(tǒng)成熟后，可以進(jìn)行ASIC設(shè)計(jì)，形成批量生產(chǎn)。