兩個(gè)數(shù)相加，三個(gè)數(shù)相加有什么不同 接下來，我們考慮4個(gè)32-bit有符號(hào)數(shù)相加該如何實(shí)現(xiàn)，其中目標(biāo)時(shí)鐘頻率仍為400MHz。以UltraScale Plus系列芯片為目標(biāo)芯片。 第一種方案：四個(gè)數(shù)直接相加此方案對(duì)應(yīng)的電路圖如下圖所示。這里不難看出關(guān)鍵路徑是三個(gè)加法器所在路徑，這將是時(shí)序收斂的瓶頸。

此電路對(duì)應(yīng)的SystemVerilog代碼如下圖所示。

從綜合后的結(jié)果來看，邏輯級(jí)數(shù)最高為7。

第二種方案：加法樹

加法樹的結(jié)構(gòu)如下圖所示，兩兩相加。與第一種方案相比，可以有效降低邏輯級(jí)數(shù)。

此電路對(duì)應(yīng)的SystemVerilog代碼如下圖所示。

從綜合后的結(jié)果來看，邏輯級(jí)數(shù)最高為6。 第三種方案：加法鏈之所以選用加法鏈的結(jié)構(gòu)是因?yàn)?a target="_blank">DSP48本身就是這種鏈?zhǔn)浇Y(jié)構(gòu)。對(duì)應(yīng)的電路如下圖所示。其中a0和a1端口有一級(jí)寄存器，a2端口有兩級(jí)寄存器，a3端口有三級(jí)寄存器。

此電路對(duì)應(yīng)的SystemVerilog代碼如下圖所示。

接下來，我們對(duì)這三種方案進(jìn)行比較，如下圖所示。不難看出，第一種方案邏輯級(jí)數(shù)最高，消耗的LUT也最多，時(shí)序結(jié)果也是最差的（盡管達(dá)到了收斂的目的）。后兩種方案不相上下。

如果將這三種方案通過綜合屬性USE_DSP使其映射到DSP48上，結(jié)果如何呢？如下圖所示。不難看出，第一種方案只消耗了兩個(gè)DSP，資源利用率最低，但時(shí)序也是最糟糕的。后兩種方案都用了三個(gè)DSP，但第三種方案由于可以很好地匹配硬件結(jié)構(gòu)，故時(shí)序最好。

對(duì)比下來不難得出這樣的結(jié)論：寫RTL代碼時(shí)，盡可能地做到代碼風(fēng)格與硬件結(jié)構(gòu)相匹配，可達(dá)到更好的性能。

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原文標(biāo)題：加法樹還是加法鏈？

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