AXI （Advanced eXtensible Interface） 本是由ARM公司提出的一種總線協(xié)議， Xilinx從 6 系列的 FPGA 開始對 AXI 總線提供支持，目前使用 AXI4 版本。

AXI總線

ZYNQ有三種AXI總線：

（A）AXI4：（For high-performance memory-mapped requirements.）主要面向高性能地址映射通信的需求，是面向地址映射的接口，允許最大256輪的數(shù)據(jù)突發(fā)傳輸；

（B）AXI4-Lite：（For simple, low-throughput memory-mapped communication ）是一個輕量級的地址映射單次傳輸接口，占用很少的邏輯單元。

（C）AXI4-Stream：（For high-speed streaming data.）面向高速流數(shù)據(jù)傳輸；去掉了地址項，允許無限制的數(shù)據(jù)突發(fā)傳輸規(guī)模。

AXI4總線和AXI4-Lite總線具有相同的組成部分：

① 讀地址通道，包含ARVALID, ARADDR, ARREADY信號；

② 讀數(shù)據(jù)通道，包含RVALID, RDATA, RREADY, RRESP信號；

③ 寫地址通道，包含AWVALID，AWADDR, AWREADY信號；

④ 寫數(shù)據(jù)通道，包含WVALID, WDATA，WSTRB, WREADY信號；

⑤ 寫應(yīng)答通道，包含BVALID, BRESP, BREADY信號；

⑥ 系統(tǒng)通道，包含：ACLK，ARESETN信號。

而AXI4-Stream總線的組成有：

① ACLK信號：總線時鐘，上升沿有效；

② ARESETN信號：總線復(fù)位，低電平有效

③ TREADY信號：從機告訴主機做好傳輸準備；

④ TDATA信號：數(shù)據(jù)，可選寬度32,64,128,256bit

⑤ TSTRB信號：每一bit對應(yīng)TDATA的一個有效字節(jié)，寬度為TDATA/8

⑥ TLAST信號：主機告訴從機該次傳輸為突發(fā)傳輸?shù)慕Y(jié)尾；

⑦ TVALID信號：主機告訴從機數(shù)據(jù)本次傳輸有效；

⑧ TUSER信號 ：用戶定義信號，寬度為128bit。

AXI接口

AXI有三種接口：

（A）AXI-GP接口（4個）：是通用的AXI接口，包括兩個32位主設(shè)備接口和兩個32位從設(shè)備接口，用過該接口可以訪問PS中的片內(nèi)外設(shè)。

（B）AXI-HP接口（4個）：是高性能/帶寬的標準的接口，PL模塊作為主設(shè)備連接（從下圖中箭頭可以看出）。主要用于PL訪問PS上的存儲器（DDR和On-Chip RAM

（C）AXI-ACP接口（1個）：是ARM多核架構(gòu)下定義的一種接口，中文翻譯為加速器一致性端口，用來管理DMA之類的不帶緩存的AXI外設(shè)，PS端是Slave接口。

AXI協(xié)議

協(xié)議的制定是要建立在總線構(gòu)成之上的。因此說AXI4，AXI4-Lite，AXI4-Stream都AXI4協(xié)議。AXI總線協(xié)議的兩端可以分為分為主（master）、從（slave）兩端，他們之間一般需要通過一個AXI Interconnect相連接，作用是提供將一個或多個AXI主設(shè)備連接到一個或多個AXI從設(shè)備的一種交換機制。

AXI Interconnect的主要作用是，當(dāng)存在多個主機以及從機器時，AXIInterconnect負責(zé)將它們聯(lián)系并管理起來。由于AXI支持亂序發(fā)送，亂序發(fā)送需要主機的ID信號支撐，而不同的主機發(fā)送的ID可能相同，而AXI Interconnect解決了這一問題，他會對不同主機的ID信號進行處理讓ID變得唯一。

AXI協(xié)議將讀地址通道，讀數(shù)據(jù)通道，寫地址通道，寫數(shù)據(jù)通道，寫響應(yīng)通道分開，各自通道都有自己的握手協(xié)議。每個通道互不干擾卻又彼此依賴。這是AXI高效的原因之一。

01：AXI握手協(xié)議

AXI4 所采用的是一種 READY，VALID 握手通信機制，簡單來說主從雙方進行數(shù)據(jù)通信前，有一個握手的過程。傳輸源產(chǎn)生 VLAID 信號來指明何時數(shù)據(jù)或控制信息有效。

而目地源產(chǎn)生READY信號來指明已經(jīng)準備好接受數(shù)據(jù)或控制信息。 傳輸發(fā)生在VALID和 READY信號同時為高的時候。

如下圖中的一種實例：

02：突發(fā)式讀寫

突發(fā)式讀的時序：

當(dāng)?shù)刂烦霈F(xiàn)在地址總線后，傳輸?shù)臄?shù)據(jù)將出現(xiàn)在讀數(shù)據(jù)通道上。設(shè)備保持VALID 為低直到讀數(shù)據(jù)有效。為了表明一次突發(fā)式讀寫的完成，設(shè)備用 RLAST 信號來表示最后一個被傳輸?shù)臄?shù)據(jù)。

突發(fā)式寫的時序：

這一過程的開始時，主機發(fā)送地址和控制信息到寫地址通道中，然后主機發(fā)送每一個寫數(shù)據(jù)到寫數(shù)據(jù)通道中。當(dāng)主機發(fā)送最后一個數(shù)據(jù)時，WLAST 信號就變?yōu)楦?。?dāng)設(shè)備接收完所有數(shù)據(jù)之后他將一個寫響應(yīng)發(fā)送回主機來表明寫事務(wù)完成。