1.簡(jiǎn)介

高速數(shù)字電路的需求逐年增加，對(duì)可靠高速PCB的需求也在逐年增加。數(shù)字PCB電路緊湊地裝有微處理器，電源和許多其他組件，它們的工作頻率容易超過1 GHz。這些系統(tǒng)每秒能夠管理數(shù)十億次操作。此設(shè)置的性能取決于設(shè)計(jì)階段的工作，以優(yōu)化由于高速操作而可能出現(xiàn)的任何問題。高速PCB系統(tǒng)中的典型問題包括阻抗不連續(xù)，信號(hào)反射，EMI和噪聲產(chǎn)生。本文重點(diǎn)討論此類問題以及在高速PCB設(shè)計(jì)中應(yīng)避免的問題。

2.高速PCB的應(yīng)用

高速PCB是計(jì)算機(jī)，智能手機(jī)等計(jì)算設(shè)備的核心。這些設(shè)備本質(zhì)上很復(fù)雜。因此，期望PCB堅(jiān)固且可靠。高速電路的應(yīng)用在通信，航空航天和物聯(lián)網(wǎng)領(lǐng)域不斷增長(zhǎng)?？紤]到應(yīng)用程序的重要性，在設(shè)計(jì)高速電路的電路板布局時(shí)，必須了解必須遵循的注意事項(xiàng)。典型的高速系統(tǒng)結(jié)合了HDMI，PCI Express，USB或SATA等技術(shù)。借助這些技術(shù)，設(shè)計(jì)人員將可以應(yīng)對(duì)高速設(shè)計(jì)的限制。

3.設(shè)計(jì)注意事項(xiàng)

以下內(nèi)容被認(rèn)為是設(shè)計(jì)高速PCB以便在低功耗環(huán)境中實(shí)現(xiàn)高速運(yùn)行的首先選擇技術(shù)。

時(shí)鐘選擇和優(yōu)化

最小化來(lái)自電網(wǎng)的車載噪聲

最小化信號(hào)走線之間的串?dāng)_

減少信號(hào)反射

針對(duì)EMI形式環(huán)境和自耦合優(yōu)化系統(tǒng)

正確的阻抗匹配和線路端接

平面圖–包裝所有組件

4.板材的選擇

板材料的選擇取決于材料的介電常數(shù)和損耗角正切。損耗角正切是當(dāng)電磁波穿過材料時(shí)從材料中損失的能量。損耗角正切值越高，能量損耗越大。材料的介電常數(shù)為

ε - ［R =ε/ε 0

其中ε - ［R是介電常數(shù)，ε ?是自由空間中（法拉/米）的介電常數(shù)ε為在（法拉/米）的材料的介電常數(shù)。ε ?值約為8.85×10 -12每米（F / m）的法拉。介電常數(shù)決定了材料提供的阻抗，并且信號(hào)可以在介電常數(shù)較低的材料中更快地傳播。PCB設(shè)計(jì)中使用的典型介電材料是FR4。它的介電常數(shù)介于4.1和4.5之間，損耗正切值為0.019 @ 1MHz。

4.1。微帶設(shè)計(jì)

單個(gè)接地平面上的信號(hào)走線的行為類似于微尖線布局，而兩個(gè)接地平面之間的信號(hào)走線則充當(dāng)帶狀線布局。微帶線的特性阻抗由下式給出為了獲得相同的阻抗值，帶狀線布局中的電介質(zhì)跨度必須比微帶狀布局更大，因此，帶狀線往往比微帶狀布局更厚。

4.2。地平面設(shè)計(jì)

PCB中的接地層有助于屏蔽，散熱，通用參考電壓并減少雜散電容。電路中的電流在低阻抗路徑中趨于降低。在非常高的頻率下，快速上升的信號(hào)邊沿耦合到接地層，從而在接地層中產(chǎn)生電流尖峰。該電流尖峰會(huì)損壞PCB的模擬性能。隨著輸入雜散電容的增加，下面的地平面的存在會(huì)影響更多的高速運(yùn)算放大器。為避免這些情況，數(shù)字設(shè)備，模擬設(shè)備和接地層之間應(yīng)保持適當(dāng)?shù)木嚯x。不太敏感的電鍍金屬可以用作接地層。

5.電源和時(shí)鐘設(shè)計(jì)

電源是PCB電路中板載低頻噪聲的重要來(lái)源。通過使用并聯(lián)電容器將電源層連接到接地層，可以確保高速系統(tǒng)中的電源完整性。不同值的并聯(lián)電容器可確保在很寬的頻率范圍內(nèi)具有較低的交流阻抗。數(shù)字和模擬設(shè)備應(yīng)使用單獨(dú)的電源層，以很大程度地減少噪聲耦合。

時(shí)鐘選擇對(duì)于確保PCB布局上的所有信號(hào)都相對(duì)于時(shí)鐘信號(hào)在正確的時(shí)間到達(dá)非常重要。時(shí)鐘不正確可能會(huì)導(dǎo)致上升沿檢測(cè)或下降沿檢測(cè)問題。這將導(dǎo)致數(shù)據(jù)損壞。時(shí)鐘速度決定了整個(gè)系統(tǒng)的速度。

通過穿過連接線和導(dǎo)線的寄生電感，寄生電阻和寄生電容，平面規(guī)劃和裝箱對(duì)噪聲，通信延遲，邊沿速率和頻率響應(yīng)具有重大影響。芯片設(shè)計(jì)，封裝設(shè)計(jì)和板級(jí)設(shè)計(jì)應(yīng)與原理圖設(shè)計(jì)一起完成。可以在物理部署之前使用軟件仿真對(duì)電路進(jìn)行平面布置。從一開始就指定組件的位置和信號(hào)路由，有助于設(shè)計(jì)人員確保設(shè)計(jì)能夠按預(yù)期的方式工作。這降低了成本和返工時(shí)間，從而減少了產(chǎn)品的周期時(shí)間。

6.信號(hào)完整性

PCB由各種頻率不同的信號(hào)組成，包括模擬和數(shù)字。這些信號(hào)對(duì)噪聲和耦合敏感。在布線，屏蔽和阻抗匹配方面必須格外小心，以確保信號(hào)完整性。

6.1。路由

下面列出了路由過程中要遵循的某些準(zhǔn)則

高頻時(shí)鐘走線應(yīng)盡可能平直。在需要彎曲的情況下，弧形彎曲比直角彎曲更可取，以避免由于不連續(xù)而造成的信號(hào)損失。

終止時(shí)鐘信號(hào)，這將有助于很大程度地減少反射。

敏感的信號(hào)走線需要高度隔離，因此應(yīng)在單獨(dú)的層上布線。

帶狀線的長(zhǎng)時(shí)間平行運(yùn)行減少了同一板上信號(hào)走線的近距離。這將減少電感耦合。

避免使用多個(gè)通孔，因?yàn)樗鼈儠?huì)引起阻抗不匹配并增加電感。

6.2。阻抗匹配

發(fā)射器和接收器之間的阻抗匹配將直接影響信號(hào)的完整性。線路匹配不當(dāng)會(huì)產(chǎn)生信號(hào)反射和信號(hào)損失。源阻抗（ZS）必須等于走線阻抗（Zo）和負(fù)載阻抗（ZL）。正確終止傳輸線可確保匹配和信號(hào)完整性。

7. EMI優(yōu)化

影響設(shè)備的EMI可能是由于自身耦合或與周圍其他電子設(shè)備相互耦合造成的。可以使用某些技術(shù)在高速電路中優(yōu)化EMI。

7.1。匹配和路由

未匹配或未終止的信號(hào)跡線會(huì)引起反射。這導(dǎo)致信號(hào)回鈴到源。這是一種自EMI。正確匹配可確保消除信號(hào)振鈴。正確的布線還可以降低自耦合EMI。

7.2。EMI濾波器和屏蔽

PCB中的屏蔽使用細(xì)長(zhǎng)的接地層完成。接地平面導(dǎo)電表面上的集膚效應(yīng)降低了外部EMI，從而導(dǎo)致電路中的信號(hào)干擾。EMI濾波器用于濾除環(huán)境EMI噪聲并將其耦合到地面。一個(gè)簡(jiǎn)單的去耦電容器設(shè)置可以用作EMI濾波器。

8.結(jié)論

在高速PCB設(shè)計(jì)中，必須在開始物理布局過程之前計(jì)劃所有事情。良好的原理圖是良好布局的基礎(chǔ)。電源位置，路由，信號(hào)完整性，阻抗匹配等因素是PCB設(shè)計(jì)期間需要解決的重要考慮因素。較高的效率的設(shè)計(jì)和實(shí)現(xiàn)將增強(qiáng)PCB的可靠性和堅(jiān)固性。
編輯：hfy