從蘋果在2020年9月的iPad Pro上率先采用5nm工藝的A14 Bionic，隨后華為、高通、三星也相繼推出5nm工藝的旗艦級SoC。

WikiChips分析后估計，臺積電5nm的柵極間距為48nm、金屬間距30nm、鰭片間距25-26nm，單元高度約為180nm。

從而推算出臺積電5nm的晶體管密度為1.713億個每平方毫米，比初代7nm每平方毫米9120萬個增加88%，臺積電官方宣傳的數(shù)字是84%。

第一款出貨的5nm芯片，是蘋果2020年10月份發(fā)布并上市的A14仿生芯片，這款SoC的晶體管數(shù)量達(dá)到118億個，比A13多大約40%。

而且使6核CPU性能提升40%，4核圖形GPU性能提升30%，功耗降低30%。

第二款華為麒麟9000則集成153億個晶體管，8核CPU、24核GPU和NPU AI處理器，官方稱CPU性能提升25%，GPU提升50%。

按照摩爾定律，芯片的晶體管數(shù)量每隔18-24個月翻一番，性能提升一倍。

但隨著半導(dǎo)體技術(shù)逐漸接近物理瓶頸，晶體管尺寸的微縮越來越難。

從7nm推進(jìn)到5nm的手機芯片的表現(xiàn)似乎并不盡人意，不僅在性能提升有限，功耗也面臨“翻車”。特別是很多用戶并不買5nm芯片的賬，認(rèn)為5nm手機芯片表現(xiàn)并沒有達(dá)到預(yù)期。

外媒9to5Mac首先指出，部分iPhone 12用戶在使用手機時遇到高耗電問題，待機一夜電量下降20%至40%，哪怕有沒有開啟更多的后臺程序，結(jié)果不變。

工藝、IC設(shè)計與功耗的平衡

為什么5nm芯片翻車？主要原因是制造工藝不成熟。

在多數(shù)人眼中，芯片設(shè)計和制造工藝是互相獨立的，但事實并非如此。制造工藝和IC設(shè)計不匹配時，便會造成一些問題，包括功耗、性能等。

集成電路的功耗可以分為動態(tài)功耗和靜態(tài)功耗。動態(tài)功耗通常指電路狀態(tài)變化時產(chǎn)生的功耗，計算方法與普通電路的P=UI物理公式相同，動態(tài)功耗受到電壓和電流的影響。

靜態(tài)功耗即每個MOS管泄露電流產(chǎn)生的功耗，盡管每個MOS管產(chǎn)生的漏電流很小，但一顆集成上億甚至上百億晶體管的芯片，累計的芯片態(tài)功耗就會比較大。

在芯片工藝制程發(fā)展過程中，當(dāng)工藝制程還不太先進(jìn)時的動態(tài)功耗占比大，業(yè)界通過放棄最初的5V固定電壓的設(shè)計模式，采用等比降壓減慢功耗的增長速度。

減小電壓意味著晶體管的開關(guān)會變慢，更加注重性能的廠商即便采用更先進(jìn)的工藝，也依然保持5V供電電壓，導(dǎo)致功耗增大。

由于對性能需求不同，也就產(chǎn)生了高性能和高能效兩種產(chǎn)品。諸如桌面、服務(wù)器等高性能CPU、GPU，便采用5V供電電壓，確保響應(yīng)速度和性能。

也有廠商選擇降低功耗，雖然會損失一部分性能，無需像高性能產(chǎn)品那般面對高功耗帶來的一系列問題。

但對于普通用戶來說，設(shè)備發(fā)熱嚴(yán)重和高功耗會直接影響使用體驗，芯片散熱差嚴(yán)重時會導(dǎo)致芯片異常甚至失效。

所以半導(dǎo)體行業(yè)一直將低功耗設(shè)計視為芯片行業(yè)需要解決的問題之一，如何平衡先進(jìn)節(jié)點下芯片的性能、功耗與面積（PPA）也是芯片設(shè)計與制造的挑戰(zhàn)。

理論芯片制程越先進(jìn)，使用更低的供電電壓產(chǎn)生更低的動態(tài)功耗，但工藝尺寸進(jìn)一步減小后，芯片的典雅來到0.13V以后便難以繼續(xù)下降，也導(dǎo)致了近幾年工藝尺寸減小時，動態(tài)功耗無法進(jìn)一步下降。

靜態(tài)功耗方面，場效應(yīng)管的溝道寄生電阻隨節(jié)點進(jìn)步變小，在電流不變的情況下，單個場效應(yīng)管的功率也變小。但另一方面，單位面積內(nèi)晶體管數(shù)目倍速增長又提升靜態(tài)功耗，因此最終單位面積內(nèi)的靜態(tài)功耗可能保持不變。

廠商為追求更低的成本，用更小面積的芯片承載更多的晶體管，看似是達(dá)成制程越先進(jìn)、芯片性能越好、功耗越低。

但實際情況更復(fù)雜，有的廠商通過增加核心、也有通過設(shè)計更復(fù)雜的電路，無論是增加核心還是設(shè)計更復(fù)雜的電路，都需要面對功耗激增的問題，兩者之間又需要尋找新方法進(jìn)行平衡。

晶體管結(jié)構(gòu)的升級

國際商業(yè)戰(zhàn)略IBS公司主席兼CEO就曾表示，傳統(tǒng)Bulk CMOS工藝技術(shù)將在20nm走到盡頭，必須用創(chuàng)新的思路和方法尋找新的替代工藝。

胡正明教授在2020年提出全耗盡型絕緣體上硅（FD-SOI）工藝;目前行業(yè)廣泛采用鰭式場效應(yīng)晶體管（FinFET）則是1999年發(fā)明。

FinFET工藝很好的平衡了20nm至5nm之間的芯片性能與功耗，類似于魚鰭式的架構(gòu)控制電路的連接和斷開，改善電路控制并減少漏電流，晶體管的溝道也隨之大幅度縮短，靜態(tài)功耗隨之降低。

Moortec首席技術(shù)官曾接受外媒體采訪時稱：當(dāng)制造工藝升級到16nm或14nm時，處理器速度的到很大的提高，而且漏電流也下降得比較快，以至于我們在使用處理器時能夠用有限的電量做更多的事情。

但從7nm升級到5nm的過程中，漏電情況幾乎與28nm水平相同，以至于廠商需要重新平衡功耗和性能之間的關(guān)系。

Cadence的數(shù)字和簽準(zhǔn)組高級產(chǎn)品管理總監(jiān)Kam Kittrell也曾表示，很多人都沒有弄清能夠消耗如此多電能的東西，他們需要提前獲取工作負(fù)載的信息才能優(yōu)化動態(tài)功耗。

長期以來，我們一直專注于靜態(tài)功耗，以至于一旦切換到FinFET節(jié)點時，動態(tài)功耗就成為大問題。另外多核心的出現(xiàn)也有可能使系統(tǒng)過載，因此必須有更智能的解決方案?！?/p>

IC設(shè)計公司、制造公司在5nm節(jié)點上面臨相同的問題，也是這幾款5nm芯片集體“翻車”的根本。

不成熟的IC設(shè)計或制造工藝，都會影響性能與功耗的最大化折中。雖然不排除IC設(shè)計公司為追求更好的性能，犧牲功耗。

在FinFET工藝之后，環(huán)繞式閘極電晶體（GAA）也開始提上議程，臺積電原本計劃在5nm節(jié)點上應(yīng)用該技術(shù)，但考慮到綜合性能和成本之后，選擇繼續(xù)使用FinFET工藝。

讓GAA的應(yīng)用推遲至3nm節(jié)點上（4nm節(jié)點為5nm改良版），外界對于功耗、性能的平衡并不了解。

高昂的晶圓設(shè)計和制造成本

除了功耗和性能之間的平衡外，越先進(jìn)工藝的晶圓設(shè)計費用和制造成本更高。

根據(jù)市場研究機構(gòu)給出的數(shù)據(jù)顯示，65nm工藝的設(shè)計成本需要2400萬美元，28nm工藝則需要6290萬美元，7nm和5nm分別達(dá)到3.49億與4.76億美元。

此外，三星也曾對外稱其3nm GAA的成本可能會超過5億美元，預(yù)期在2022年大規(guī)模，講采用比FinFET更先進(jìn)的GAAFET 3nm制程芯片。

編輯點評：隨著5nm工藝“翻車”，外界對先進(jìn)制程的懷疑態(tài)度又增一分，首先是先進(jìn)工藝的性能提升已經(jīng)難以滿足“摩爾定律”的延續(xù)。

高昂的設(shè)計成本和制造費用，同樣制約著先進(jìn)制程的未來，目前采用5nm工藝的都是頂級IC設(shè)計公司。

對于半導(dǎo)體越來越接近物理極限，摩爾定律還能持續(xù)多久？

責(zé)任編輯：lq