很多芯片開(kāi)發(fā)者從芯片設(shè)計(jì)伊始便會(huì)一直捫心自問(wèn)的一個(gè)問(wèn)題是“我的硬件出現(xiàn)錯(cuò)誤的可能性有多大？”通常情況下這個(gè)問(wèn)題都無(wú)法回答，所以我們能做的只是通過(guò)不斷的仿真驗(yàn)證讓這個(gè)可能性無(wú)限接近于零。

在很多人眼中，仿真驗(yàn)證如同學(xué)生時(shí)代考試時(shí)，最后階段對(duì)考卷的檢查與校對(duì)一般。實(shí)則不然，作為芯片設(shè)計(jì)流程中的“責(zé)任擔(dān)當(dāng)”，EDA 仿真驗(yàn)證是貫穿從芯片立項(xiàng)、架構(gòu)定義到之后的流片生產(chǎn)等環(huán)節(jié)，不斷重復(fù)的關(guān)鍵性步驟。

從仿真驗(yàn)證的角度來(lái)看，在芯片制造的整個(gè)流程中，驗(yàn)證可以分為前仿真（基于 RTL 代碼）和后仿真（基于門級(jí)網(wǎng)表）兩個(gè)部分。由于芯片本身的設(shè)計(jì)流程所致，越到后面設(shè)計(jì)的迭代成本越高，出現(xiàn) Bug 的風(fēng)險(xiǎn)越大。所以，能夠在早期的仿真驗(yàn)證流程中發(fā)現(xiàn)更多的系統(tǒng)級(jí)甚至是用戶級(jí)的 Debug 至關(guān)重要。而 Cadence 的 Palladium Z1 硬件仿真加速平臺(tái)便是一個(gè)能夠很好滿足這一需求的軟硬件協(xié)同仿真平臺(tái)。

接下來(lái)，Cadence 資深技術(shù)支持經(jīng)理朱宇立，分享了關(guān)于 Palladium Z1 系列的應(yīng)用經(jīng)驗(yàn)和仿真技巧。

盡可能地讓波峰左移，更早地發(fā)現(xiàn) Bug 能夠極大縮短芯片的開(kāi)發(fā)周期 作為一個(gè)擁有 33 年歷史的產(chǎn)品系列，Palladium 系列的前身 Palladium XP 實(shí)際上是 Cadence 兩條技術(shù)路線相互融合之后的產(chǎn)品，它們分別是 Processor—Based 與 FPGA—Based。 作為該系列的最新產(chǎn)品 Palladium Z1 采用了 IT 行業(yè)常見(jiàn)的服務(wù)器刀片式架構(gòu)，共有風(fēng)冷、水冷兩種版本可供選擇。

每個(gè) Palladium Z1 機(jī)架能夠支持 4 百萬(wàn)門到 5.76 億門的容量，最多可以擴(kuò)展到 16 個(gè)機(jī)架、 92 億門，最多可支持 2304 個(gè)用戶，充分滿足企業(yè)級(jí)客戶的需求。

通過(guò)利用本地統(tǒng)一的硬件仿真加速環(huán)境， Palladium Z1 進(jìn)一步優(yōu)化驗(yàn)證流程、強(qiáng)化驗(yàn)證能力，使得 Cadence 的用戶可以在無(wú)需再編譯的前提下，實(shí)現(xiàn)仿真到仿真加速，或者運(yùn)行時(shí)仿真環(huán)境的熱交換。

前文中我們也提到了，EDA 仿真驗(yàn)證是一個(gè)“重復(fù)性必要行為”，其在一個(gè)項(xiàng)目的生命周期中將不斷迭代。Cadence 將 EDA 芯片仿真軟件的發(fā)展歸為了四大方向，分別是 Build、Allocate、Run 與 Debug，即更快的編譯效率、更高效的資源利用、更多的使用模式以及更加高效且快速的 Debug 能力。

而 Palladium Z1 系列便是 Cadence 在這四大領(lǐng)域不斷追求技術(shù)創(chuàng)新所結(jié)下的“果實(shí)”。Palladium Z1 系列在單核情況下，編譯效率可達(dá)每小時(shí) 1.4 億門，如果使用多核并行編譯技術(shù)，編譯速度又可以有高達(dá) 3X 的提升，這相對(duì)于其他競(jìng)品有著巨大的優(yōu)勢(shì)；Job Reshaping 功能能夠保證用戶有效地利用 Palladium Z1 每一片資源；Palladium Z1 支持 22 種不同的使用模式，供不同需求的用戶使用。 強(qiáng)大的 Debug 能力是 Palladium Z1 系列最為突出的優(yōu)勢(shì)。Palladium Z1 在默認(rèn)模式下支持全波形可見(jiàn)，可全速查看任何設(shè)計(jì)信號(hào)，并且無(wú)需重新編譯即可調(diào)試設(shè)計(jì)。同時(shí) Dynamic Probe 可以讓您在一次仿真中獲得更長(zhǎng)時(shí)間的波形，Infinite Trace 則是可以記錄完整的仿真流程，用戶可以隨時(shí)進(jìn)行重放以調(diào)試任何感興趣的時(shí)間窗口。Palladium Z1 在脫機(jī)模式下仍可進(jìn)行并發(fā)調(diào)試，并將運(yùn)算資源釋放給其他任務(wù)，其全新的波形流式傳輸（Waveform Streaming）支持全速率連續(xù)查看少量信號(hào)，無(wú)需進(jìn)行重新編譯。 Palladium Z1 擁有多種使用模式可供用戶選擇，今天我們重點(diǎn)為大家介紹的是 In-Circuit Emulation 模式，即 ICE 模式。

在 ICE 模式下，Palladium Z1 提供了多個(gè)經(jīng)過(guò)測(cè)試的真實(shí)物理接口，使其可以與外部系統(tǒng)、網(wǎng)絡(luò)和測(cè)試設(shè)備快速集成。 同時(shí)，該模式還允許設(shè)計(jì)團(tuán)隊(duì)使用實(shí)際應(yīng)用程序來(lái)仿真設(shè)計(jì)，例如啟動(dòng)操作系統(tǒng)、傳輸文件以及顯示圖形/視頻。當(dāng)用戶將所有的芯片設(shè)計(jì)都放到 Palladium Z1 上進(jìn)行仿真，并連接諸如 USB 設(shè)備、PCIe 驅(qū)動(dòng)、以太網(wǎng)測(cè)試儀等，其運(yùn)行速度與真實(shí)芯片的運(yùn)行速度存在一個(gè)速度差。 為了幫助用戶快速將外部設(shè)備與內(nèi)部芯片連接到一起，并盡可能的模擬真實(shí)運(yùn)行情況，Cadence 提供了完善且成熟的 SpeedBridge 方案，很好地解決了這一問(wèn)題。 同時(shí)，在 ICE 模式下，Palladium Z1 軟硬件協(xié)同仿真的特點(diǎn)能夠很好地幫助調(diào)試人員快速定位問(wèn)題所在。

同時(shí)，Palladium Z1 也可以提供全套的 Virtual Emulation 解決方案。Virtual Emulation 模式是一套完全意義上的虛擬環(huán)境，這一模式的核心在于 Cadence 提供的 VirtualBridge 功能。VirtualBridge 是一種軟件適配器，使用戶的應(yīng)用程序和驅(qū)動(dòng)程序可以建立與 Palladium 的虛擬協(xié)議連接。 用戶將芯片設(shè)計(jì)放在 Palladium Z1 中，想要將其中的協(xié)議接入到虛擬機(jī)，以方便軟件工程師在虛擬機(jī)上調(diào)試驅(qū)動(dòng)以及應(yīng)用層，VirtualBridge 在其中發(fā)揮著重要的串聯(lián)作用。

原文標(biāo)題：【Cadence 技術(shù)公開(kāi)課】驗(yàn)證技術(shù)必備：十億門級(jí)芯片的軟硬件協(xié)同仿真

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