典型的ASIC設(shè)計(jì)流程可分為 邏輯設(shè)計(jì) 和 物理設(shè)計(jì) 兩個(gè)部分。

邏輯設(shè)計(jì) 開始于高層次設(shè)計(jì)規(guī)范和芯片架構(gòu)。芯片架構(gòu)描述高層次功能、功耗和時(shí)序（設(shè)計(jì)運(yùn)行的速度）需求。緊接著對設(shè)計(jì)進(jìn)行寄存器傳輸層的描述，通常稱為RTL（register transfer level），按照設(shè)計(jì)中信號的邏輯操作如何使數(shù)據(jù)在寄存器之間流動(dòng)，RTL提供了電路功能行為的抽象描述。RTL通常用Verilog、System Verilog、VHDL等硬件描述語言（HDL）進(jìn)行描述。編程設(shè)計(jì)功能以后，通過仿真進(jìn)行驗(yàn)證。仿真是一個(gè)過程，在這個(gè)過程中各種激勵(lì)加載到設(shè)計(jì)中，并捕獲設(shè)計(jì)的響應(yīng)。仿真的目的是驗(yàn)證輸出結(jié)果與電路預(yù)期的功能是否相匹配。例如要驗(yàn)證兩個(gè)輸入和一個(gè)輸出的加法器，測試向量把相加的兩個(gè)數(shù)字作為仿真輸入，輸出應(yīng)該為兩個(gè)數(shù)字之和，驗(yàn)證通過，設(shè)計(jì)就做好了綜合的準(zhǔn)備。

綜合（又稱為邏輯綜合 logic synthesis）是RTL描述傳輸?shù)介T級表示的步驟，門級表示是用HDL描述功能硬件的等價(jià)實(shí)現(xiàn)。

定義一個(gè)正沿觸發(fā)的同步復(fù)位D觸發(fā)器，有三個(gè)input，一個(gè)output，當(dāng)時(shí)鐘正沿的時(shí)候，如果rst信號為1，輸出0，否則輸出d端值。

綜合工具可以把上述RTL描述映射到由上升沿觸發(fā)的同步復(fù)位觸發(fā)器上。如果此HDL描述能夠使用行業(yè)標(biāo)準(zhǔn)綜合工具映射到一個(gè)唯一并且明確的實(shí)現(xiàn)上，則可稱為可綜合的RTL。在綜合步驟中，設(shè)計(jì)者還需要采集某些設(shè)計(jì)和時(shí)序特征，它們代表了芯片架構(gòu)闡述的高層目標(biāo)，如時(shí)鐘頻率、基本單元可用延遲、目標(biāo)庫等，以便綜合工具能夠優(yōu)化設(shè)計(jì)從而滿足需求。

完成綜合之后，設(shè)計(jì)開始為DFT做準(zhǔn)備，DFT，可測性設(shè)計(jì)指在芯片設(shè)計(jì)階段即插入各種用于提高芯片可測性（包括可控制性和可觀測性）的硬件邏輯，通過這部分邏輯，生成測試向量，達(dá)到測試大規(guī)模芯片的目的。

考慮下圖的電路，第二個(gè)觸發(fā)器是不可控的，但是通過增加多路選擇器（mux），用戶能夠使用掃描時(shí)鐘（scan clock）和掃描使能（scan enable）信號控制第二個(gè)觸發(fā)器。這種將所有寄存器都連到一條鏈路上的形式稱作為掃描鏈或掃描路徑。和時(shí)鐘控制類似，進(jìn)入觸發(fā)器的數(shù)據(jù)也可以通過scan enable信號進(jìn)行控制。

在綜合和掃描鏈插入以后，硬件等價(jià)表示需要針對原始RTL進(jìn)行驗(yàn)證，以便保存設(shè)計(jì)目的。這稱作等價(jià)性檢驗(yàn)（equivalence checking）和形式驗(yàn)證（forml verification）技術(shù)。在這個(gè)階段，設(shè)計(jì)還為STA或靜態(tài)時(shí)序分析做好了準(zhǔn)備。值得注意的是，等價(jià)性檢驗(yàn)只驗(yàn)證實(shí)現(xiàn)的門級表示和原始描述的功能，而不驗(yàn)證是是否滿足頻率目標(biāo)，驗(yàn)證頻率目標(biāo)是STA的職責(zé)。

STA是檢查設(shè)計(jì)是否滿足時(shí)序要求，它是靜態(tài)的，不需要模擬。大多數(shù)STA引擎要求設(shè)計(jì)師指定時(shí)序約束來模擬在外圍如何表征芯片，以及在設(shè)計(jì)內(nèi)部做何種假定來滿足芯片架構(gòu)設(shè)定的時(shí)序需求。通過SDC的行業(yè)標(biāo)準(zhǔn)格式來做出規(guī)定，STA完成了邏輯設(shè)計(jì)步驟，充當(dāng)邏輯設(shè)計(jì)和物理設(shè)計(jì)之間的橋梁。

物理設(shè)計(jì)開始于布局規(guī)劃。經(jīng)過初步的時(shí)序分析之后，設(shè)計(jì)的邏輯塊以優(yōu)化區(qū)域、長寬比、基本單元之間的通信等目標(biāo)進(jìn)行布局。目標(biāo)是保證沒有太多的內(nèi)部交換，從而避免布線上的擁堵和困擾。這些因素直接影響功耗、面積、時(shí)序和性能。一旦達(dá)到了優(yōu)化的布局規(guī)劃，基本單元之間的連接就開始布線。

在綜合階段，許多假設(shè)都是關(guān)于時(shí)鐘網(wǎng)絡(luò)的，這是因?yàn)閷哟卧O(shè)計(jì)信息是不可用的，只有在完成布局規(guī)劃后才可用。布局規(guī)劃之后緊接著是時(shí)鐘樹綜合，時(shí)鐘樹綜合會盡量均勻分配時(shí)鐘，從而減少設(shè)計(jì)中不同部分間的時(shí)鐘偏斜。布局規(guī)劃、布局、布線等步驟稱為設(shè)計(jì)布局。在物理設(shè)計(jì)階段，由于在初步實(shí)現(xiàn)階段做出的假設(shè)逐漸固化，所以可能需要執(zhí)行多次STA來完成一個(gè)更加精確的時(shí)序分析。

在這個(gè)階段需要對IC布局進(jìn)行驗(yàn)證，以確保滿足以下條件：

1.遵守代工廠制造芯片的所有規(guī)則，稱為DRC，設(shè)計(jì)規(guī)則檢查；

2.布局匹配綜合之后生成的網(wǎng)表，這稱為LVS，布線圖與原理圖的比較，形式上電路布局對后綜合網(wǎng)表進(jìn)行驗(yàn)證。

一旦設(shè)計(jì)完成了DRC和LVS，sign off 靜態(tài)時(shí)序分析就完成了。布局以后，不能保證設(shè)計(jì)滿足時(shí)序要求，需要進(jìn)行調(diào)整以滿足時(shí)序和頻率需求，sign off 靜態(tài)時(shí)序分析完成后，生成設(shè)計(jì)的GDSII，GDSII是一個(gè)多邊形的幾何圖形，它描述設(shè)計(jì)的實(shí)際布局，包括所有連線，fab廠根據(jù)相關(guān)的GDSII來生產(chǎn)芯片。

從邏輯綜合到物理設(shè)計(jì)的全部流程稱為RTL2GDSII流程，釋放GDSII來生產(chǎn)芯片的過程稱作Tapeout。
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