很多FPGA/IC開發(fā)工具都提供設(shè)計例子，方便使用者學(xué)習(xí)和練習(xí)，例如，Xilinx ISE提供了很多設(shè)計實例，放在ISE5.X的安裝目錄下的ISEexamples目錄下，例如CDMA匹配濾波器、Johnson計數(shù)器、PN碼發(fā)生器、頻率計等，這些例子是經(jīng)驗豐富的工程師寫的，我們可以學(xué)到編程思想、代碼風(fēng)格等方面的知識和經(jīng)驗，這些東西可能從學(xué)校老師或一般書籍都學(xué)習(xí)不到。

如果你用的不是Xilinx的FPGA，也就是說不使用ISE，那也沒關(guān)系，HDL代碼和testbench的設(shè)計思想和方法是一樣的，你照樣可以從中學(xué)到很多東西。下面以其中一個例子――同步FIFO為例，分析一下我們的第一個testbench，設(shè)計的源代碼可以在ISEexamples目錄下找到，Xilinx還提供了Application Note詳細(xì)介紹了該FIFO的細(xì)節(jié)，

1．511x8同步FIFO功能簡介

為了對這個511x8同步FIFO進(jìn)行功能驗證，首先要清楚它的功能，只有這樣才能知道需要驗證什么功能，以及如何進(jìn)行驗證，圖1為該同步FIFO的原理框圖。

與異步FIFO相比，同步FIFO的讀、寫時鐘是同一個時鐘，簡化了FIFO的設(shè)計，Empty和Full標(biāo)志的產(chǎn)生也比較容易，同步FIFO內(nèi)部使用二進(jìn)制計數(shù)器記錄讀地址和寫地址。在異步FIFO中，由于讀寫使用不同的時鐘，也就是說設(shè)計存在兩個時鐘域，為了減少出現(xiàn)亞穩(wěn)態(tài)時產(chǎn)生的錯誤，記錄讀寫地址的計數(shù)器要使用格雷碼，Empty和Full標(biāo)志的產(chǎn)生也比較復(fù)雜。511x8同步FIFO（以下簡稱FIFO）的工作時序如圖2所示。

讀FIFO數(shù)據(jù)時，首先read_allow信號置高，時鐘上升沿到來時read_addr地址處的數(shù)據(jù)將出現(xiàn)在read_data處，同時read_addr加1。讓read_allow信號持續(xù)為高可以完成burst read操作。如果讀出的數(shù)據(jù)是FIFO的最后一個數(shù)據(jù)，那么讀操作完成后Empty信號變高。Empty信號為高時讀出來的數(shù)據(jù)是無效的。

寫FIFO數(shù)據(jù)時，首先write_allow信號置高，同時準(zhǔn)備好輸入數(shù)據(jù)write_data，時鐘上升沿到來時，數(shù)據(jù)將寫入write_addr所指向的地址中，同時write_addr加1。讓write_allow信號持續(xù)為高可以完成burst write操作。如果某一個時鐘上升沿時寫入第511個數(shù)，那么下一個時鐘沿到來的時候Full信號變高，表示FIFO已經(jīng)寫滿。

我們再詳細(xì)分析FIFO的工作時序圖。在圖2中，開始時FIFO的讀寫指針均為0，Empty為高表示FIFO處于空的狀態(tài)，然后write_allow置高，時鐘上升沿到來時寫入第一個數(shù)據(jù)，Empty變低；一個CLK之后，read_allow置高，時鐘上升沿到來時，讀出數(shù)據(jù)，由于是最后一個數(shù)據(jù)，所以Empty信號又變?yōu)橛行Вǜ唠娖剑Ｔ跁r序圖的右半部分，寫入509個數(shù)據(jù)之后，再寫入兩個數(shù)據(jù)，F(xiàn)ull信號變?yōu)橛行?，表示FIFO為滿。

這個FIFO還有一個名為fifo_count_out的輸出，從4’b0000~4’b1111，分別表示FIFO滿的程度從不足1/16到15/16，為某些應(yīng)用提供方便。

2．驗證

清楚FIFO的功能之后，我們就可以開始驗證工作了。驗證工作的第一步是整理出FIFO需要驗證的功能點，這些功能點一般直接來源于FIFO應(yīng)該具有的功能，或者來源于它的使用方法。FIFO需要驗證的功能點包括：

1）FIFO復(fù)位后，read_addr和write_addr為0，F(xiàn)ull為0，Empty為1。

2）讀FIFO數(shù)據(jù)時，read_allow信號必須置高，時鐘上升沿到來時read_addr地址處的數(shù)據(jù)將出現(xiàn)在read_data處，同時read_addr加1。

3）讀出FIFO的最后一個數(shù)據(jù)后，Empty信號變高。

4）寫FIFO數(shù)據(jù)時，write_allow信號必須置高，時鐘上升沿到來時，輸入數(shù)據(jù)write_data將寫入write_addr所指向的地址中，同時write_addr加1。

5）如果某一個時鐘上升沿時寫入第511個數(shù)，那么下一個時鐘沿到來的時候Full信號變高，表示FIFO已經(jīng)寫滿。

6）fifo_count_out端能正確的指示FIFO滿的程度。

分析Xilinx提供的testbench可以為我們編寫自己的testbench提供很好的參考。FIFO的RTL代碼和testbench代碼放在ISEexamplesfifo_ver_131和fifo_vhd_131下。以verilog代碼為例，fifo_ver_131中包括了兩個testbench文件，一個是功能仿真testbench文件fifoctlr_cc_tb.tf，另一個是時序仿真（后仿真）testbench文件fifoctlr_cc_tb_timing.tf，這里我們主要分析功能仿真文件，為了方便大家理解，以下（下一帖）為注釋過的功能仿真testbench。大家看testbench的代碼時，對照FIFO需要驗證的功能點，檢查是不是所有功能點都經(jīng)過了驗證。

FIFO的testbench主要包括初始化、驗證initial塊、讀寫task等內(nèi)容，初始化部分主要完成復(fù)位信號、CLK信號等的初始化工作，讀寫task把讀寫、delay等操作模塊化，方便使用。這里主要介紹一下驗證initial塊，也可以說是驗證的主程序，如下所示。

initial begin

delay; //保證驗證環(huán)境正確復(fù)位

writeburst128; //寫入512個數(shù)，F(xiàn)ull信號應(yīng)該在寫入511個數(shù)后變高

writeburst128;

writeburst128;

writeburst128;

read_enable = 1; //讀出一個數(shù)，F(xiàn)ull信號應(yīng)該變低

writeburst128; //同時讀寫，檢查FIFO操作是否正確

read_enable = 0; //讀操作結(jié)束

endwriteburst; //寫操作結(jié)束

delay;

readburst128; //連續(xù)讀512次，Empty信號應(yīng)在讀出511個數(shù)后變高

readburst128;

readburst128;

readburst128;

endreadburst;

end

這段程序首先延遲5個時鐘周期，等初始化完成之后再開始驗證工作。驗證時，首先寫入512個數(shù)，使用波形觀察器可以檢查寫入的過程是否正確，以及Full信號在寫入511個數(shù)后是否變高；然后read_enable = 1，讀出一個數(shù)，F(xiàn)ull信號應(yīng)該變低，這樣寫操作和Full信號的驗證就基本完成了；程序接著也啟動了寫操作，由于此時read_enable仍然為高，即讀寫同時進(jìn)行，這是對實際情況的模擬，可以對FIFO的功能進(jìn)行更嚴(yán)格的驗證；最后，連續(xù)讀FIFO 512次，用波形觀察器檢查讀操作是否正確，Empty信號是否在讀出511個數(shù)后變高，如果這些操作都是正確的，那么FIFO的功能就基本正確了。

需要注意的一點是，以上的程序是不可綜合的，因為不是RTL級描述，而是行為級描述（Behavioral Description）。行為級描述的特點是直接描述對象的功能，具有比較高的抽象層次，開發(fā)、運行速度都比RTL代碼要快，因此testbench都是用行為級描述寫的。關(guān)于行為級描述的特點、寫法以后將有專門的章節(jié)論述。

這個testbench的特點是，輸入激勵由testbench產(chǎn)生，輸出響應(yīng)的檢查人工完成，這樣的testbench編寫相對容易，可以加快開發(fā)速度，作為開發(fā)人員自己驗證是非常好的選擇。有些testbench能完成輸入激勵和輸出檢查，不用觀察波形也能完成驗證工作，這樣的testbench具有更高的自動化程度，使用方便，可重復(fù)性好，當(dāng)設(shè)計比較復(fù)雜而且團(tuán)隊中有專門的驗證工程師時，一般會有驗證工程師建立一套這樣的testbench，用于驗證開發(fā)工程師的RTL級代碼，如果發(fā)現(xiàn)問題，開發(fā)工程師修改后在testbench再運行一次所花的時間非常少，開發(fā)復(fù)雜項目時這樣做可以比用波形觀察器節(jié)省很多時間。

3．總結(jié)

驗證一般要通過寫testbench實現(xiàn)，testbench要完成向DUT施加激勵和檢查DUT相應(yīng)是否正確的功能，這就要求我們非常清楚待驗證模塊（DUT）的功能，這樣才知道需要驗證什么、如何施加激勵和如何檢查響應(yīng)是否正確。寫testbench時， 首先要列出需要驗證的功能，讓后再編寫testbench，這樣可以做到有的放矢，避免遺漏。

編輯：jq