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關(guān)于DDR3和FPGA部分的20個(gè)設(shè)計(jì)規(guī)范總結(jié)

FPGA之家 ? 來(lái)源:ZYNQ公眾號(hào) ? 作者:一顆理智松 ? 2021-05-03 11:18 ? 次閱讀
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DQ0-7 八根線(xiàn)必須連到同一T塊(也稱(chēng)為字節(jié)組)上,一旦分在一起,這個(gè)字節(jié)組就不能放地址線(xiàn)和控制線(xiàn)了,只能放數(shù)據(jù)線(xiàn)。

每組數(shù)據(jù)線(xiàn)對(duì)應(yīng)的DQS必須連到N6,N7上,也就是QBC或者是DBC上

字節(jié)組的N1和N12不能使用作為數(shù)據(jù)線(xiàn),并且如果這個(gè)字節(jié)組放了其他數(shù)據(jù)線(xiàn),則N1,N12相當(dāng)于廢掉,地址線(xiàn)和控制線(xiàn)也不能放。

DM信號(hào)必須位于與其相對(duì)應(yīng)的DQ所在的字節(jié)組的N0引腳上

當(dāng)然如果禁用DM,N0可以用于其他DQ,但是不能給地址線(xiàn)和控制線(xiàn),

如果禁用DM,必須將其在PCB上拉低,

x4作為半個(gè)字節(jié),必須成對(duì)使用,比如半個(gè)字節(jié),一個(gè)字節(jié),兩個(gè)字節(jié),四個(gè)字節(jié) 分別對(duì)應(yīng)DQ0-3 DQ0-7 DQ0-15 DQ0-31

如果是用四片DDR,必然會(huì)用到3個(gè)bank,三個(gè)bank必須連續(xù),地址線(xiàn)控制線(xiàn)bank必須位于中間bank,

地址線(xiàn)和控制線(xiàn)必須位于同一bank中,并且,可以位于那一個(gè)字節(jié)通道的13個(gè)引腳的任何一個(gè)。

對(duì)于RDIMM和UDIMM的雙插槽配置,cs,odt,cke和ck端口寬度加倍。

ck對(duì)必須位于地址/控制字節(jié)通道中的任何PN對(duì)上

RESET_N可以位于任何引腳,且IO標(biāo)準(zhǔn)為SSTL15 復(fù)位的時(shí)候應(yīng)該是拉低,加電期間保持高電平。加個(gè)4.7K下拉電阻,

DDR使用的IObank必須在同一列中,64 65 66這樣

支持接口最大是80位寬,五個(gè)DDR同時(shí)存在 對(duì)DIMM無(wú)效

不允許跳著bank使用DDR,比如使用64 66bank

并且有一個(gè)晶振輸出放在地址線(xiàn)控制線(xiàn)bank的GCIO引腳上,而且必須是差分時(shí)鐘。

在UG571中指出,如果某一bank用于連接存儲(chǔ)芯片,要將其VREF引腳連接1k電阻再到GND

如果字節(jié)組被設(shè)置用于存儲(chǔ)IO那么不能將系統(tǒng)復(fù)位分配給字節(jié)N0和N6

給DDR ip核的時(shí)鐘輸入必須是差分時(shí)鐘。

以上均屬于個(gè)人拙見(jiàn),不保證正確,僅供參考。

原文標(biāo)題:總結(jié)了20個(gè)DDR3和FPGA部分的設(shè)計(jì)規(guī)范

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