在高速PCB設(shè)計(jì)中,DDR模塊是絕對繞不過去的一關(guān)。無論你用的是DDR、DDR2還是DDR3,只要設(shè)計(jì)不規(guī)范,后果就是——信號反射、時(shí)序混亂、系統(tǒng)頻繁死機(jī)。
今天這篇文章,我們就圍繞DDR的PCB設(shè)計(jì)要點(diǎn),從定義、阻抗、布局拓?fù)?、走線控制等核心問題,結(jié)合實(shí)際工程圖示,為你一次講透!
01 什么是DDR?
DDR(Double Data Rate)即雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器。
常見規(guī)格包括:DDR、DDR2、DDR3、DDR4 等。
其核心特性是在時(shí)鐘信號的上升沿和下降沿均可傳輸數(shù)據(jù),因此在相同時(shí)鐘頻率下傳輸速度翻倍。
02 阻抗控制要求
DDR布線時(shí)必須嚴(yán)格控制阻抗,典型值如下:
單端信號線:50Ω
差分對信號:100Ω
阻抗不匹配 = 反射、失真、時(shí)序異常,不可忽視!
03 DDR布局拓?fù)浣Y(jié)構(gòu)設(shè)計(jì)要點(diǎn)
DDR布局方式隨顆粒數(shù)量的不同而有所變化,合理選擇拓?fù)浣Y(jié)構(gòu),是PCB設(shè)計(jì)的關(guān)鍵之一。
A. 單顆DDR芯片布局
采用點(diǎn)對點(diǎn)(Point-to-Point)連接方式:
芯片靠近主控器;
數(shù)據(jù)線 Bank 做到盡量對稱;
間距推薦控制在 500–800mil。
B. 雙顆DDR芯片布局(圖2)
推薦使用T型拓?fù)浣Y(jié)構(gòu):
兩顆DDR對主控飛線對稱分布;
主干線段L1統(tǒng)一,兩分支線L2、L3等長;
滿足公式:L1 + L2 = L1 + L3
圖中標(biāo)注了飛線分布示意。
C. 四顆DDR芯片布局
常見拓?fù)浞绞接校?/p>
對稱T型拓?fù)?/p>
分支T型拓?fù)?/p>
菊花鏈拓?fù)洌‵ly-by Structure)
其中,對于DDR3及更高頻應(yīng)用(如1600Mbps),推薦使用菊花鏈拓?fù)洌‵ly-by Topology),信號完整性更好。
D. 混合拓?fù)浣Y(jié)構(gòu)
適用于PCB空間有限的情況:
將T型拓?fù)渑cFly-by拓?fù)浣Y(jié)合;
注意分支線等長控制:
等長控制公式:
L1 + L3 + L2 = L1 + L4 + L5
下圖中展示了典型的混合拓?fù)鋱D例。
04 信號分組與布線規(guī)范
下面我們以四片DDR3為例,講講信號布線中的具體控制細(xì)節(jié)。
A. 信號分組劃分
32條數(shù)據(jù)線(DATA0-DATA31)、4條DATA MASKS(DQM0-DQM3),4對DATA STROBES差分線(DQS0P/ DQS0M—DQS3P/DQS3M)
這36條線和4對差分線分為四組:
再將剩下的信號線分為三類:
Address/Command、Control與CLK歸為一組,因?yàn)樗鼈兌际且訡LK的下降沿由DDR控制器輸出,DDR顆粒由CLK 的上升沿鎖存Address/Command、Control 總線上的狀態(tài),所以需要嚴(yán)格控制CLK 與Address/Command、Control 之間的時(shí)序關(guān)系,確保DDR顆粒能夠獲得足夠的、最佳的建立/保持時(shí)間。
B、誤差控制
差分對對內(nèi)誤差盡量控制在5mil以內(nèi);數(shù)據(jù)線組內(nèi)誤差盡量控制在+-25mil以內(nèi),組間誤差盡量控制在+-50mil以內(nèi)。
Address/Command 、Control全部參照時(shí)鐘進(jìn)行等長,誤差盡量控制在+-100mil 以內(nèi)。
C、間距控制建議
數(shù)據(jù)線之間間距要滿足3W原則,控制線、地址線必要時(shí)可稍微放寬到2W~3W,其他走線離時(shí)鐘線20mil或至少3W以上的間距,以減小信號傳輸?shù)拇當(dāng)_問題。
D、VERF設(shè)計(jì)要求
VERF電容需靠近管腳放置,VREF走線盡量短,且與任何數(shù)據(jù)線分開,保證其不受干擾(特別注意相鄰上下層的串?dāng)_),推薦走線寬度>=15mil。
E、DDR區(qū)域參考平面規(guī)劃
DDR設(shè)計(jì)區(qū)域,這個(gè)區(qū)域請保障完整的參考平面,如下方圖片所示:
總結(jié):牢記這幾點(diǎn),DDR設(shè)計(jì)再不翻車!
單端阻抗 | 50Ω |
差分阻抗 | 100Ω |
差分誤差 | ≤ 5mil |
數(shù)據(jù)組內(nèi)誤差 | ±25mil |
數(shù)據(jù)組間誤差 | ±50mil |
Addr/Control對CLK | ±100mil |
間距要求 | 遵循3W原則 |
VREF線寬 | ≥15mil |
區(qū)域參考層 | 保證連續(xù)完整 |
項(xiàng)目 | 推薦值或控制要求 |
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原文標(biāo)題:【硬核干貨】DDR模塊PCB設(shè)計(jì)全解析:拓?fù)浣Y(jié)構(gòu)、布線規(guī)則、誤差控制一個(gè)都不能少!
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