回顧2020年，在新基建的驅(qū)動下，數(shù)據(jù)中心正迎來發(fā)展的新契機。這一趨勢加速推動了DDR向更快、更高效的新一代產(chǎn)品迭代，國內(nèi)各大廠商紛紛布局DDR5內(nèi)存并力推其廣泛商業(yè)化。2020年7月14日，JEDEC發(fā)布了DDR5 SDRAM標(biāo)準(zhǔn)，標(biāo)志著整個行業(yè)即將向DDR5服務(wù)器雙列直插式內(nèi)存模塊（DIMM）過渡。DDR5內(nèi)存帶來了一系列重要改進，有望幫助下一代服務(wù)器實現(xiàn)更好的性能和更低的功耗。以下是DDR5內(nèi)存的五大亮點。

數(shù)據(jù)傳輸速率提升至6.4Gb/s

內(nèi)存帶寬的需求增長是永無止境的，而DDR5可滿足對速度的不懈追求。DDR4 DIMM在1.6GHz時鐘頻率下數(shù)據(jù)傳輸速率最高可達3.2Gb/s，相比之下，最初版本的DDR5就將帶寬提高了50%，達到4.8Gbps。DDR5內(nèi)存的速率最終將比DDR4內(nèi)存高出一倍，達到6.4Gbps。在新增判決反饋均衡器（DFE）等新功能后，DDR5可實現(xiàn)更高的I/O速度。

更低的電壓帶來更低的功耗

DDR5內(nèi)存的第二大改良是工作電壓（VDD）有所下降，進而帶來功耗的相應(yīng)降低。采用DDR5之后，DRAM、緩沖芯片寄存時鐘驅(qū)動器（RCD）和數(shù)據(jù)緩沖器（DB）的供電電壓從1.2V下降到1.1V。不過，設(shè)計人員在設(shè)計產(chǎn)品時也需要注意，工作電壓（VDD）降低也意味著抗干擾裕量會變得更小。

全新的供電架構(gòu)

DDR5內(nèi)存的第三大改良是供電架構(gòu)，這也是其中的一項重要變化。DDR5 DIMM將電源管理從主板轉(zhuǎn)移到了內(nèi)存模塊本身，通過板載一個12V電源管理集成電路（PMIC）確保更加精細的系統(tǒng)電源負載。該電路會輸出1.1V的工作電壓（VDD），借助更好的板載電源控制優(yōu)化信號的完整性和抗干擾能力。

通道架構(gòu)更新

DDR5的另一大變化是采用了全新DIMM通道架構(gòu)。DDR4 DIMM的總線為72位，由64個數(shù)據(jù)位和8個糾錯碼位組成。采用DDR5后，每個DIMM模塊都有兩個通道。每個通道均為40位寬：包括32個數(shù)據(jù)位，8個糾錯碼位。雖然數(shù)據(jù)位寬與上一代相同，總數(shù)都是64位，但DDR5的兩個通道彼此獨立，可提高內(nèi)存訪問效率。此外，DDR5帶來了同一內(nèi)存塊刷新的新特性。這一命令允許對每一內(nèi)存塊組的一個內(nèi)存塊進行刷新，而所有其他內(nèi)存塊保持打開狀態(tài)，以繼續(xù)正常操作。因此，使用DDR5不僅意味著速率的大幅提升，其更高的效率還會放大數(shù)據(jù)速率提升所帶來的優(yōu)勢。

在DDR5 DIMM架構(gòu)中，DIMM模塊左右兩側(cè)各有一個獨立的40位寬通道，兩個通道共用寄存時鐘驅(qū)動器。DDR4中，寄存時鐘驅(qū)動器每側(cè)提供兩個輸出時鐘。而在DDR5中，寄存時鐘驅(qū)動器每側(cè)提供四個輸出時鐘。最大密度的DIMM可配備4個DRAM存儲器組，每5個DRAM存儲器（單面，半通道）為一組，可接收自己對應(yīng)的獨立時鐘。每個單面半通道模塊對應(yīng)一個獨立時鐘的架構(gòu)能夠優(yōu)化信號完整性，有助于解決VDD降低所導(dǎo)致的抗干擾裕量減小問題。

更高容量

支持更高容量的DRAM模組是DDR5內(nèi)存的第五大亮點。利用DDR5緩沖芯片DIMM，服務(wù)器或系統(tǒng)設(shè)計人員可以在單裸片封裝模式下中使用高達64Gb的DRAM容量。而DDR4在單裸片封裝（SDP）模式下僅支持最高16Gb的DRAM容量。DDR5支持諸如片上糾錯碼、錯誤透明模式、封裝后修復(fù)和讀寫CRC校驗等功能，并支持更高容量的DRAM模組，這也意味著更高的DIMM容量。因此，DDR4 DIMM在單裸片封裝下的最大容量為64GB，而DDR5 DIMM在單裸片封裝下的容量則高達256GB，是DDR4的四倍。

綜合優(yōu)勢

DDR5在其前代產(chǎn)品DDR4的基礎(chǔ)上進行了重大改進和優(yōu)化，并在新的內(nèi)存標(biāo)準(zhǔn)中引入了與提高速度和降低電壓相關(guān)的多種設(shè)計考慮，從而引發(fā)了新一輪的信號完整性挑戰(zhàn)。設(shè)計人員將需要確保主板和DIMM能夠處理更高的信號速度，并在執(zhí)行系統(tǒng)級仿真時檢查所有DRAM位置的信號完整性。所幸的是，Rambus等供應(yīng)商提供的DDR5內(nèi)存接口芯片能夠有效降低主機內(nèi)存信號負載，在不犧牲時延性能的前提下，使DIMM上的DRAM具有更高的速度和更大的容量。

值得慶幸的是，Rambus的DDR5寄存器時鐘驅(qū)動器（RCD）改善了從主機內(nèi)存控制器發(fā)送到DIMM的命令和地址信號（CA）的信號完整性。其兩個通道的總線都通向寄存時鐘驅(qū)動器，然后呈扇形散開到DIMM的兩側(cè)，有效減少了主機內(nèi)存控制器觀察到的CA總線負載。Rambus的DDR5數(shù)據(jù)緩沖（DB）芯片將減少數(shù)據(jù)總線上的有效負載，從而在不犧牲時延性能的情況下，使DIMM上的DRAM具有更大的容量。

作為享譽業(yè)界的信號完整性（SI）和電源完整性（PI）領(lǐng)導(dǎo)者，在過去30余年中Rambus始終致力于為市場上最高性能的系統(tǒng)提供解決方案。Rambus DDR5內(nèi)存接口芯片組可幫助設(shè)計人員充分利用DDR5的優(yōu)勢，應(yīng)對更多數(shù)據(jù)、全新CA總線和更高時鐘速度帶來的信號完整性挑戰(zhàn)。
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