摘要： 為了滿足瞬變電磁探測中晚期電磁信號采集的要求，選擇高性能24位模數(shù)轉換器AD7762，以FPGA為控制核心實現(xiàn)信號的高精度采集，結合USB2.0接口芯片CY7C68013-A，將采集的數(shù)據(jù)高速傳輸至上位機，上位機采用LabVIEW作為開發(fā)平臺，完成數(shù)據(jù)顯示和分析功能。實驗結果表明，基于FPGA的電磁信號采集系統(tǒng)具有良好的性能指標和擴展性，測量準確，能夠滿足電磁探測數(shù)據(jù)采集的要求。

瞬變電磁探測是應用較為廣泛有效的地下礦產(chǎn)勘探、地質調查方法之一。它通過發(fā)射機發(fā)射激勵場源，當發(fā)射電流關斷時在地下導電性的介質或地質體中感生渦流形成瞬變二次磁場，在一次場間隙時間內測量二次場隨時間衰減響應，最后通過數(shù)據(jù)反演解釋，直接給出探測區(qū)域的地下視電阻斷面圖。

瞬變電磁信號采集系統(tǒng)采集到的二次場電磁信號動態(tài)范圍大、信號微弱、頻帶寬，特別是中晚期響應幅值小、衰減慢，幅值從毫伏級（或微伏級）衰減到微伏級（或納伏級），觀測時間需要幾百微秒到幾毫秒甚至幾秒，晚期信號反映深層地下結構，測量數(shù)據(jù)的質量直接影響后期處理解釋，需要精確地采集瞬變響應信號［1］。晚期瞬變電磁信號變化緩慢，傳統(tǒng)16位分辨率的采集系統(tǒng)已經(jīng)不能滿足要求，為了提高分辨率，增強信噪比，本設計采用24位采集技術與雙級程控放大濾波去噪，實現(xiàn)瞬變電磁信號的高分辨率采集，結合FPGA在數(shù)據(jù)獲取方面優(yōu)越的實時與并行控制性能，簡化了硬件電路結構，有利于系統(tǒng)的功能升級，可以快速實現(xiàn)多路電磁信號的高精度采集。

1 系統(tǒng)總體結構

瞬變信號采集系統(tǒng)由接收線圈、低噪聲模擬信號調理電路、24位ADC單元、FPGA、USB2.0接口單元等組成。低噪聲模擬信號調理電路采用雙級程控放大濾波去噪技術，對接收線圈接收到的電磁信號放大、濾波；FPGA作為整個采集系統(tǒng)的控制邏輯核心，完成采集過程的邏輯控制，獲取采樣數(shù)據(jù);USB2.0接口芯片CY7C68013-A將數(shù)據(jù)高速傳輸至上位機，上位機采用LabVIEW作為開發(fā)平臺，完成采樣參數(shù)的設置控制、數(shù)據(jù)分析和顯示功能，瞬變電磁信號采集系統(tǒng)組成框圖如圖1所示。

2 系統(tǒng)硬件設計

2.1 模擬信號調理單元

瞬變電磁信號中含有天然低頻電磁噪聲、工頻噪聲、風動噪聲成分，如果不進行處理，噪聲將與有用信號一起輸出，嚴重影響測量結果的準確度。模擬信號調理電路設計采用雙級程控放大與低通濾波去噪相結合的方式，去除信號中的噪聲，并使被測電壓范圍和A/D采樣范圍相匹配。

模擬信號調理單元結構圖如圖2所示。前置放大器采用低噪聲高輸入阻抗的AD8421，前放與雙級程控放大器之間加入抑制工頻及其諧波干擾的陷波器。為了提高信噪比，雙級程控放大器采用ADI公司的AD8231，AD8231可以通過引腳編程選擇增益，最大為128，當增益G=1時，共模抑制比（CMRR）為80 dB，共模抑制比隨增益提高而增加，最高可達110 dB，輸入偏置電壓漂移最大為50 nV/℃，可以有效改善電磁數(shù)據(jù)采集系統(tǒng)的溫漂性能［2］。瞬變電磁信號放大后，再通過低通濾波器去除頻帶以外的干擾，系統(tǒng)分辨率可達到0.05 μV。

2.2 24位模數(shù)轉換器單元

系統(tǒng)采用兩片單通道24位并行輸出Sigma-Delta模數(shù)轉換芯片AD7762，其具有寬頻帶差分信號輸入，最高轉換速率可達625 kS/s。能根據(jù)需求靈活地通過軟件設置來改變過采樣因子， 當輸入時鐘頻率一定時，過采樣因子越大，輸出速率越低，但信噪比越高，這一特性正好符合電磁采集的要求，即頻率越低，要求信噪比越高［3］，其具有較寬的動態(tài)范圍和輸入帶寬，適合于低功耗數(shù)據(jù)采集應用。

AD7762是對噪聲敏感的模擬器件，所以在電路及PCB設計時需要做到以下幾個方面：A/D模擬電源單獨供電（模擬電源與數(shù)字電源分開供電，電源輸入引腳增加三端濾波器，減少電源噪聲對A/D干擾）；模擬地和數(shù)字地單點接地；差分輸入線等長；采用精確的參考電壓源［4］。

AD7762內部自帶一個2.0 V的基準電壓，當有效精度接近或超過20位時，內部基準無法提供穩(wěn)定的電壓，為了保證A/D轉換的精度，采用外部低噪聲基準電壓，選用ADI公司的高精度電壓參考源芯片ADR434，它具有低噪聲、高精度和出色的長期穩(wěn)定性，輸出電壓為4.096 V，電壓可以穩(wěn)定到1.5 mV。

2.3 USB2.0接口單元

USB2.0接口單元主要由微控制器、數(shù)據(jù)存儲模塊、液晶顯示模塊組成，如圖3所示。微控制器采用Cypress公司的CY7C68013-A，由它完成數(shù)據(jù)采集控制及數(shù)據(jù)采集后與PC之間的高速數(shù)據(jù)傳輸。數(shù)據(jù)存儲模塊采用CH376控制器，將采集到的電磁數(shù)據(jù)以二進制文件形式保存到USB存儲設備中。

3 系統(tǒng)軟件設計

3.1 信號采集流程

系統(tǒng)首先通過設置AD7762工作模式及其采樣率啟動采集，系統(tǒng)工作參數(shù)設置包括設置放大倍數(shù)、設置采樣點數(shù)、設置疊加次數(shù)。由于每次啟動AD7762會有一定延遲，為了保證與發(fā)射機同步的精度，AD7762啟動后一直工作，當系統(tǒng)檢測到同步信號后，將24位轉換數(shù)據(jù)暫存在FPGA內部的RAM中。

每次采集點數(shù)達到所需時，系統(tǒng)從RAM中讀出轉換數(shù)據(jù)，通過檢驗數(shù)據(jù)是否有效，以FPGA硬件方式實現(xiàn)數(shù)據(jù)的疊加平均，經(jīng)過處理后的數(shù)據(jù)可通過液晶顯示電磁信號電壓衰減曲線，也可通過USB傳輸至上位機，實現(xiàn)數(shù)據(jù)分析和顯示。信號采集控制的流程圖如圖4所示。

3.2 AD7762采樣控制程序

AD7762采樣控制模塊采用Verilog HDL語言編寫，固化在FPGA內，完成A/D初始化控制及A/D數(shù)據(jù)讀控制，其中A/D初始化控制完成對A/D內部控制寄存器的寫操作，而A/D數(shù)據(jù)讀控制完成對A/D數(shù)據(jù)的讀取，F(xiàn)PGA提供AD7762工作所需的時鐘信號。具體控制邏輯根據(jù)AD7762的時序圖設計，F(xiàn)PGA控制A/D的模塊圖如圖5所示。

模塊中FPGA通過 PARD［15..0］向AD7762寄存器寫入配置數(shù)據(jù)及讀取轉換后的結果，AD_DATA［23..0］輸出24位A/D轉換數(shù)據(jù)［5］， nRESET是A/D的復位信號，reset_n是系統(tǒng)的復位信號，mclk接FPGA內部PLL輸出20 MHz時鐘信號，n_SYNC是同步信號。

3.3 USB固件程序

固件程序主要實現(xiàn)芯片的初始化、處理USB標準設備請求和控制芯片CY7C68013接收應用程序的控制指令等功能。在使用FX2芯片進行應用開發(fā)時，利用其固件框架可以簡化、加速開發(fā)，它提供任務調度、標準設備請求解析和USB中斷處理三類子函數(shù)［6］。通過編寫固件初始化函數(shù)TD_Init（）即可完成芯片端點和外設的配置等［7］，系統(tǒng)中設置端點6為輸入端點，16位數(shù)據(jù)自動輸入。

4 系統(tǒng)測試

4.1 短路噪聲測試

將采集系統(tǒng)的模擬信號輸入端短路，模擬通道增益設置為1，記錄系統(tǒng)在短路情況下噪聲的時間序列并進行頻譜分析。如圖6所示為短路噪聲測試結果，從時域波形看峰值約為 0.1 mV，頻譜分析結果顯示整個頻帶短路噪聲幅度低于110 dB。

4.2 有效采樣位數(shù)實驗

為了驗證設計采用24位模數(shù)轉換器AD7762的有效采樣位數(shù)，采用SG1060A數(shù)字合成信號發(fā)生器給出基準信號，同時用LNI公司的LNI-T UT805A型5位半數(shù)字萬用表進行監(jiān)測。實驗信號為0 V基準電壓，每隔60 s取一次采樣數(shù)據(jù)，萬用表監(jiān)測電壓與輸出的24位采樣數(shù)據(jù)的關系如表1所示。實驗結果表明，系統(tǒng)有效采樣位數(shù)可達到18位。

針對瞬變電磁信號的特點設計了基于FPGA的電磁信號采集系統(tǒng)，實驗測試結果表明，采集系統(tǒng)取得了良好的性能。采用FPGA控制系統(tǒng)設計更為靈活方便，減少外部控制線的數(shù)量，使系統(tǒng)減小干擾，更為可靠；采用USB2.0標準接口，提高了數(shù)據(jù)的傳輸速率，具有良好的可擴展性，功耗低，兩個通道可同時采集，實現(xiàn)瞬變電磁信號的多通道采集，數(shù)據(jù)可以上傳存儲在PC中，實現(xiàn)進一步的分析和處理。

參考文獻

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