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      Vivado中電路結(jié)構(gòu)的網(wǎng)表描述

      OpenFPGA ? 來(lái)源：OpenFPGA ? 作者：OpenFPGA ? 2021-05-14 10:46 ? 次閱讀
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      4f0703b8-b44c-11eb-bf61-12bb97331649.jpg

      我們都知道FPGA的實(shí)現(xiàn)過(guò)程分為2步：分析綜合與布局布線后就可以產(chǎn)生目標(biāo)文件，這兩個(gè)步驟中間有個(gè)非常重要的文件，那就是-網(wǎng)表。 下圖是Vivado中網(wǎng)表列表示例：

      4f120baa-b44c-11eb-bf61-12bb97331649.png

      Vivado中網(wǎng)表列表示例 在vivado集成環(huán)境中，網(wǎng)表時(shí)對(duì)設(shè)計(jì)的描述，如網(wǎng)表由單元（cell）、引腳（pin）、端口（port）和網(wǎng)絡(luò)（Net）構(gòu)成。下圖是一個(gè)電路的網(wǎng)表結(jié)構(gòu)：

      4f24513e-b44c-11eb-bf61-12bb97331649.png

      電路的網(wǎng)表結(jié)構(gòu)

      （1）單元是設(shè)計(jì)單元

      1、設(shè)計(jì)模塊（Verilog HDL）/實(shí)體（VHDL）。

      2、元件庫(kù)中的基本元素（Basic Elements ，BLEs）實(shí)例。如LUT、FF、DSP、RAM等。

      3、硬件功能的類屬表示。

      4、黑盒。

      （2）引腳是單元上的連接點(diǎn)

      （3）端口是設(shè)計(jì)的頂層端口

      （4）網(wǎng)絡(luò)用于實(shí)現(xiàn)引腳之間，以及引腳到端口的連接。

      編輯：jq

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      原文標(biāo)題：【Vivado那些事】Vivado中電路結(jié)構(gòu)的網(wǎng)表描述

      文章出處：【微信號(hào)：Open_FPGA，微信公眾號(hào)：OpenFPGA】歡迎添加關(guān)注！文章轉(zhuǎn)載請(qǐng)注明出處。

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