Vivado 的XDC設(shè)置輸出延時(shí)

Vivado 的XDC設(shè)置輸出延時(shí)，用于輸出伴隨時(shí)鐘和數(shù)據(jù)的，數(shù)據(jù)是由系統(tǒng)時(shí)鐘125M驅(qū)動(dòng)，伴隨時(shí)鐘是由125M經(jīng)過(guò)Pll相位移動(dòng)-90度。

設(shè)置輸出時(shí)鐘時(shí)，參考時(shí)鐘選擇相移的那個(gè)，發(fā)現(xiàn)不起作用，沒(méi)有路徑。

如果選擇系統(tǒng)時(shí)鐘，分析后是系統(tǒng)時(shí)鐘的最大最小延時(shí)，沒(méi)有相位移動(dòng)后的信息，這是什么問(wèn)題？

伴隨時(shí)鐘創(chuàng)建的Create_generated_clock中的Set_output_delay如下：

Txc1 是鎖相環(huán)移動(dòng)相位后直接送到輸出管腳，Rxc1是驅(qū)動(dòng)數(shù)據(jù)的。

數(shù)據(jù)輸出路徑以及對(duì)應(yīng)的Clock的連接Schematic截圖

Txc是Rx經(jīng)過(guò)鎖相環(huán)再經(jīng)過(guò)oddr生成的

數(shù)據(jù)輸出是Rxc驅(qū)動(dòng)Oddr打出來(lái)的

軟件認(rèn)為這個(gè)時(shí)鐘沒(méi)有路徑，這個(gè)問(wèn)題在ISE上也遇到過(guò)，軟件時(shí)鐘始終不認(rèn)伴隨時(shí)鐘

A1

ISE約束和Vivado的約束用法不同，Create_generated_clock的source指定的net是哪一段，改為用get_pins指定的ODDR的C pin試試。Report_clocks結(jié)果查一下你的clock約束都生效了嗎？

Q2

指定Obuf的O管腳和Edit Constraints重新編輯后，約束成功了，請(qǐng)問(wèn)原因是什么？create_generated_clock在set_output_delay約束的簽名，有時(shí)候把鎖相環(huán)輸出的bufg改成no buffer但是生成的網(wǎng)表里仍然有，關(guān)閉再打開(kāi)就沒(méi)了，但時(shí)序分析路徑卻有這個(gè)bug。

A2

是不是synthesized design沒(méi)有reload？如果synthesized design 已經(jīng)是打開(kāi)的情況下，修改設(shè)計(jì)重新synthesize，已經(jīng)打開(kāi)的synthesized design會(huì)提示需要reload，否則是修改之前的結(jié)果

如果發(fā)生約束沒(méi)有約束上的問(wèn)題，可以查一下messages窗口里的critical warning或warning，看是否有提到關(guān)于這條約束的問(wèn)題。

也可以在synthesized design或者implemented design的tcl console里，report_timing用-from -to指定路徑起始點(diǎn)來(lái)report下相應(yīng)path看是如何分析的，可以從分析結(jié)果看下是path不存在還是約束有問(wèn)題。

如果用edit constraints重新編輯并保存就好了，很可能是原來(lái)手寫(xiě)的約束哪里有問(wèn)題

原文標(biāo)題：本周一問(wèn) | Vivado 的XDC設(shè)置輸出延時(shí)

文章出處：【微信公眾號(hào)：XILINX開(kāi)發(fā)者社區(qū)】歡迎添加關(guān)注！文章轉(zhuǎn)載請(qǐng)注明出處。

責(zé)任編輯：haq