賽靈思近日宣布推出 Vivado ML 版，這是業(yè)內首個基于機器學習（ML ）優(yōu)化算法以及先進的面向團隊協(xié)作的設計流程打造的 FPGA EDA 工具套件，可以顯著節(jié)省設計時間與成本，與目前的 Vivado HLx 版本相比，Vivado ML 版將復雜設計的編譯時間縮短了 5 倍，同時還提供了突破性的平均達 10% 的結果質量（ QoR ）提升。

Vivado ML 概述

1、基于 ML 的設計優(yōu)化

加速設計收斂

與當前的 Vivado HLx 版本相比，全新w Vivado ML 版本在復雜設計上實現(xiàn)了高達 50%（平均 10%）的突破性結果質量 （QoR） 提升。

基于 ML 的邏輯優(yōu)化、擁塞估計、延遲估計和智能設計運行等新功能和算法有助于自動化策略以減少時序收斂迭代。

2、協(xié)同設計環(huán)境

提升生產力

使用 Vivado IP Integrator 改進協(xié)作設計，使用全新的“塊設計容器”功能實現(xiàn)模塊化設計。

推廣基于團隊的設計方法，并允許采用分而治之的策略來處理具有多站點協(xié)作的大型設計。

3、全新高級 DFX 功能

編譯時間減少

Xilinx 引入了抽象 Shell 的概念，允許用戶在系統(tǒng)中定義多個模塊以進行增量和并行編譯。

與傳統(tǒng)的完整系統(tǒng)編譯相比，此功能可將平均編譯時間縮短 5 倍，最多可縮短 17 倍。

Abstract Shell 通過將設計細節(jié)隱藏在模塊之外來幫助保護客戶的 IP

功能介紹

1、高層次設計

Vivado IP Integrator 可提供基于 Tcl、設計期正確的圖形化設計開發(fā)流程。設計團隊在接口層面上工作，能快速組裝復雜系統(tǒng)，充分利用 Vitis HLS、Vitis Model Composer、Xilinx IP、聯(lián)盟成員 IP 和自己的 IP。通過利用全新提升的 Vivado IPI 和 HLS 的完美組合，客戶能將開發(fā)成本相對于采用 RTL 方式而言節(jié)約高達 15 倍。

2、驗證

應對當前復雜器件的驗證挑戰(zhàn)，需要在各種設計層面上應用大量工具及技術。Vivado 設計套件在緊密結合的環(huán)境中提供這些工具和技術，從而可加速模塊及芯片級設計的驗證。

3、實現(xiàn)

具有高級機器學習算法的 Vivado ML 設計套件提供了在運行時和性能方面具有顯著優(yōu)勢的最佳實現(xiàn)工具。憑借用于綜合、布局、布線和物理優(yōu)化的一流編譯工具以及 Xilinx 編譯方法建議，設計者可以加快設計周期的實現(xiàn)階段。

平臺版本

Vivado ML 標準版

Vivado ML 的器件受限免費版本。

Vivado ML 企業(yè)版

包括對所有 Xilinx 器件的支持。

文章出處：【微信公眾號：FPGA開發(fā)圈】

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