亞穩(wěn)態(tài)的概念

亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)引時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。

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亞穩(wěn)態(tài)產(chǎn)生原因

在同步系統(tǒng)中，觸發(fā)器的建立/保持時(shí)間不滿足，就可能產(chǎn)生亞穩(wěn)態(tài)。當(dāng)信號(hào)在異步時(shí)鐘域或者不相關(guān)電路間傳輸時(shí)，往往導(dǎo)致亞穩(wěn)態(tài)的產(chǎn)生。系統(tǒng)中有異步元件時(shí)，設(shè)計(jì)的電路要減少亞穩(wěn)態(tài)導(dǎo)致錯(cuò)誤的產(chǎn)生，其次要使系統(tǒng)對(duì)產(chǎn)生的錯(cuò)誤不敏感。

異步時(shí)鐘域轉(zhuǎn)換的核心就是保證下級(jí)時(shí)鐘對(duì)上級(jí)時(shí)鐘數(shù)據(jù)采樣的 Setup 和 Hold 時(shí)間。如果觸發(fā)器的 Setup 和 Hold 時(shí)間不滿足，就可能產(chǎn)生亞穩(wěn)態(tài)，此時(shí)觸發(fā)器輸出端 Q 在有效時(shí)鐘沿之后比較長(zhǎng)的一段時(shí)間內(nèi)處于不確定的狀態(tài)。

在這段時(shí)間內(nèi) Q 端產(chǎn)生毛刺并不斷振蕩，最終固定在某一電壓值，此電壓值并不一定等于原來(lái)數(shù)據(jù)輸入端 D 的數(shù)值，這段時(shí)間成為決斷時(shí)間（Resolution time）。經(jīng)過(guò) Resolution time 之后 Q 端將穩(wěn)定到 0 或 1 上，但是究竟是0 或 1，這是隨機(jī)的，與輸入沒(méi)有必然的聯(lián)系，如下圖所示：

亞穩(wěn)態(tài)的危害

亞穩(wěn)態(tài)的危害主要體現(xiàn)在破壞系統(tǒng)的穩(wěn)定性。由于輸出在穩(wěn)定下來(lái)之前可能是毛刺，振蕩或固定的某一電壓值，因此亞穩(wěn)態(tài)將導(dǎo)致邏輯誤判，嚴(yán)重情況下輸出 0 ~1 之間的中間電壓值還會(huì)使下一級(jí)產(chǎn)生亞穩(wěn)態(tài)，即導(dǎo)致亞穩(wěn)態(tài)傳播。邏輯誤判導(dǎo)致功能性錯(cuò)誤，而亞穩(wěn)態(tài)的傳播則擴(kuò)大了故障面。

另外，在亞穩(wěn)態(tài)狀態(tài)下，任何諸如環(huán)境噪聲、電源干擾等細(xì)微擾動(dòng)豆?jié){導(dǎo)致更惡劣的狀態(tài)不穩(wěn)定，這是這個(gè)系統(tǒng)的傳輸延遲增大，狀態(tài)輸出錯(cuò)誤，在某些情況下甚至?xí)?a href="http://www.brongaenegriffin.com/tags/寄存器/" target="_blank">寄存器在兩個(gè)有效判定門限（VoL、VoH）之間長(zhǎng)時(shí)間振蕩。

降低亞穩(wěn)態(tài)發(fā)生概率的方法

只要系統(tǒng)中有異步元件，亞穩(wěn)態(tài)就無(wú)法避免，因此設(shè)計(jì)的電路首先要減少亞穩(wěn)態(tài)導(dǎo)致的錯(cuò)誤，其次要使系統(tǒng)對(duì)產(chǎn)生的錯(cuò)誤不敏感。前者要靠同步設(shè)計(jì)來(lái)實(shí)現(xiàn)，而后者根據(jù)不同的設(shè)計(jì)應(yīng)用有不同的處理辦法。

使用兩級(jí)寄存器采樣可以有效地減少亞穩(wěn)態(tài)繼續(xù)傳播的概率。如下圖所示，左邊為異步輸入端，經(jīng)過(guò)兩級(jí)觸發(fā)器采樣，在右邊的輸出與 bclk 同步，而且該輸出基本不存在亞穩(wěn)態(tài)。其原理是及時(shí)第一個(gè)觸發(fā)器的輸出端存在亞穩(wěn)態(tài)。

經(jīng)過(guò)一個(gè) Clk 周期后，第二個(gè)觸發(fā)器 D 端的電平仍未穩(wěn)定的概率非常小，因此第二個(gè)觸發(fā)器 Q 端基本不會(huì)產(chǎn)生亞穩(wěn)態(tài)。理論上如果再添加一級(jí)寄存器，使同步采樣達(dá)到 3 級(jí)，則末級(jí)輸出為亞穩(wěn)態(tài)的概率幾乎為 0 。

用上圖所示的兩級(jí)寄存器采樣僅能降低亞穩(wěn)態(tài)的概率，并不能保證第二級(jí)輸出的電平就是正確電平。前面說(shuō)過(guò)經(jīng)過(guò) Resolution time 之后寄存器輸出的電平是一個(gè)不確定的穩(wěn)定值，也就是說(shuō)這種處理方法并不能排除采樣錯(cuò)誤的產(chǎn)生，這時(shí)要求所設(shè)計(jì)的系統(tǒng)對(duì)采樣錯(cuò)誤有一定的容忍度。

有些應(yīng)用本身就對(duì)采樣錯(cuò)誤不敏感，如一幀圖像編碼，一段語(yǔ)音編碼等；而有些系統(tǒng)對(duì)錯(cuò)誤采樣比較敏感，這類由于亞穩(wěn)態(tài)造成的采樣是一些突發(fā)的錯(cuò)誤，所以可以采用一些糾錯(cuò)編碼手段完成錯(cuò)誤的糾正。

編輯：jq