電子發(fā)燒友網(wǎng)報道（文/周凱揚）自去年起，臺積電和三星等晶圓代工廠紛紛推出了5nm的工藝，如今更是在鉆研5nm以下的先進制程。但制程的提升不單單只靠EUV光刻機就能輕易實現(xiàn)的，短溝道效應使得傳統(tǒng)的FinFET技術已經滿足不了更高的半導體工藝。

目前的工藝水平在深度學習、圖形分析等基礎AI應用上已經可以滿足要求，但在神經形態(tài)芯片和量子計算上，仍需要更先進的制程來提供支持。面對這些挑戰(zhàn)，三星、臺積電和英特爾紛紛選擇了GAA技術來突破這一壁障。

GAA何時面世？

三星在2019年就公布了其GAA 技術MBCFET，并發(fā)布了初版PDK。GAA結構進一步提到了柵極與溝道之間的接觸面積，并支持垂直堆疊的方式來獲得更強的載流能力，而非像FinFET一樣橫向堆疊鰭片。

三星也同時宣布，將在3nm工藝節(jié)點引入GAA技術。根據(jù)三星給出的PPA數(shù)據(jù)，先進節(jié)點的MBCFET與7nm的FinFET相比，功耗減少50%，性能提升30%，面積減小了50%。

IBM全球首發(fā)的2nm芯片上，也用到了納米片GAA技術。今年6月底，三星宣布與新思合作的3nm GAA試產芯片已經成功流片。根據(jù)目前的消息來看，預計三星會在2022年推出早期GAA技術的制程3GAE，在2023年推出基于MBCFET的3GAP。

英特爾也在近期的Intel Accelerated發(fā)布會中宣布，將在其20A工藝節(jié)點中引入其GAA技術RibbonFET，預計2024年上半年推出。而臺積電則在今年的技術論壇上宣布，F(xiàn)inFET技術只會用到3nm，2nm將用納米片晶體管來取代現(xiàn)有結構。

然而令許多人不解的是，GAA中通道的命名有納米線、納米片和納米帶，這些究竟是營銷術語不同，還是另有玄機呢？

納米線、納米帶與納米片

其實這些并不是花哨的營銷術語，而是對通道物理特質不同的描述。納米線的寬度和通道厚度基本相近，而納米片則選擇了更大的寬度，納米帶則是一個折中的方案，也可以看做是寬度更小的納米片。

那么不同的通道對其性能又有何影響呢？由于2D結構約束所帶來優(yōu)秀的短溝道特性，納米線在低功率應用上的表現(xiàn)更好。而納米片因為更大有效寬度實現(xiàn)了更大的接觸面積，載流性能要更為優(yōu)異，適合一些高性能的應用。

雖然通道有所差異，但三星等廠商都不約而同的采用了堆疊通道的方式來繼續(xù)增加GAA結構的載流性能。不過FinFET中的鰭并不能無限疊加，GAA中的通道也是如此。這種載流能力的提升速度會隨著源極/漏極外延處的寄生電阻而減慢，不僅如此，柵極電容也會隨著通道數(shù)的增加而增大，因此為了保證最小的RC延遲，GAA一般會選擇3或4的通道數(shù)。

2nm及之后的晶體管結構

至于2nm及之后的晶體管結構，比利時微電子研究中心（IMEC）提出了一種新的替代結構，名為分叉片（Forksheet）。該結構中，這些納米片由分叉式的柵極結構來控制，這種結構在柵極圖案化之前，為pMOS和nMOS之間引入了一個絕緣強，將p柵極溝道和n柵極溝道隔絕開來，提供了比FinFET和納米片都要窄的np間距。

由此，分叉片可以提供更好的面積和性能擴展能力，并將單元高度從5T減小至4.3T，也實現(xiàn)了更低的寄生電容。

為了挺進1nm這一制程，單元高度的要求也減小至了3T，但由于布通率的限制，即便是分叉片也無法滿足這一條件。因此，IMEC又推出了名為CFET的技術，一種互補的FET。CFET的概念就是將nFET疊在pFET上，從而提供了更多內部單元布線的自由，并減小了單元面積。

在IMEC的初步評估中，運用CFET技術的4T FinFET在功耗和性能的表現(xiàn)上，可以打平甚至超過5T的標準FinFET，而且占用面積還要小25%。至于運用了CFET的納米片晶體管，不僅邏輯單元高度可以做到3T，還能提供額外的性能提升。

結語

就像平面晶體管自然演進至FinFET一樣，F(xiàn)inFET也將讓位給GAAFET。CMOS器件在結構上演化的過程，也是半導體不斷挑戰(zhàn)摩爾定律的過程。除此之外，其實也有不少公司正在探索CMOS之外的晶體管方案，試圖消除CMOS本身的一些缺點，比如英國公司Search For The Next推出的Bizen。

但從現(xiàn)在追求PPA的潮流來看，這些方案還遠遠不能成為市場主流。2022年之后的半導體市場，高NA的EUV光刻機和GAAFET必將成為5nm制程以下的關鍵因素。

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編輯：jq