在嘗試將鎖相環(huán)（PLL）鎖定時，你是否碰到過麻煩？草率的判斷會延長調(diào)試過程，調(diào)試過程變得更加單調(diào)乏味。根據(jù)以下驗證通行與建立鎖定的程序，調(diào)試過程可以變得非常簡單。

第1步：驗證通信

第一步是驗證PLL響應(yīng)編程的能力。如果PLL沒有鎖定，無法讀回，則嘗試發(fā)送需要最小量硬件命令工作的軟件命令。一種方法是通過軟件（而非引腳）調(diào)節(jié)PLL的通電斷電尋找引腳的可預(yù)測電流變化或偏置電壓電平變化。許多PLL在其輸入（OSCin）引腳的電平在通電時為Vcc/2，在斷電時為0V。

如果PLL集成了壓控振蕩器（VCO），則查看低壓差（LDO）輸出引腳電壓是否對通電和斷電命令做出反應(yīng)。還可能可以切換輸入/輸出 （I/O）引腳，比如許多LMX系列PLL的MUXout引腳。如果采用上述方法能夠驗證通信，就可以繼續(xù)嘗試進行鎖定。

如果無法驗證通信，則查找常見的原因，例如以下原因：

編程串行

鎖存使能（也稱為芯片選擇條（CSB））過高

對軟件輸入的低通濾波過多

與串行外圍設(shè)備接口總線（SPI）存在時序問題

電源引腳焊接有誤

第2步：建立鎖定

驗證通信后，下一步就是嘗試對PLL進行鎖定。下面是PLL無法鎖定的一些更常見的原因：

對鎖定檢測引腳的錯誤解讀。如果配置有誤，鎖定檢測引腳會在實際已經(jīng)鎖定的情況下顯示出PLL未鎖定。可以通過查看頻譜分析儀輸出或VCO調(diào)諧電壓驗證這一情況。

編程問題。向PLL發(fā)送錯誤的信息會很容易導(dǎo)致無法鎖定。一些常見的編程錯誤包括：VCO編程頻率超出范圍、VCO校準設(shè)置不正確或寄存器時序有誤。

VCO校準問題。對于集成VCO的PLL而言，頻率范圍通常分成幾個不同的頻段。錯誤的編程會導(dǎo)致VCO鎖定錯誤的頻段。對特定寄存器的編程通常會啟動VCO校準；因此必須確定在編程此寄存器時，其他軟件和硬件（尤其是基準輸入）狀態(tài)正確，以確保校準正常工作。

輸入或反饋路徑問題。如果VCO輸入或基準輸入因電源水平較低、壓擺率較低、匹配較差或諧波較高而存在問題，會導(dǎo)致PLL打開鎖定。大多數(shù)PLL有方法輸出內(nèi)部頻率計數(shù)器的實際頻率輸出，將其發(fā)送到引腳。

環(huán)路濾波器中與地連接或短路?？梢酝ㄟ^查看調(diào)諧電壓或切換鑒相器兩極，根據(jù)頻率變化確定連接或短路。

PLL環(huán)路濾波器不穩(wěn)定。如果降低電荷泵電流導(dǎo)致PLL鎖定通常是不穩(wěn)定的表現(xiàn)，但是僅憑這項技術(shù)不起作用不能排除不穩(wěn)定這一因素。導(dǎo)致環(huán)路濾波器不穩(wěn)定的產(chǎn)檢原因有忽略考慮VCO輸入電容；使用過度限制環(huán)路帶寬的集成濾波器；或者使用與PLL初始設(shè)計不同的PLL設(shè)置（電荷泵增益、VCO頻率或鑒相器頻率）。許多TI的工具如PLLatinum?模擬器工具能夠模擬環(huán)路濾波器的不穩(wěn)定性。

遵循系統(tǒng)的方法，不作出草率的假設(shè)能夠使PLL鎖定調(diào)試程序變得簡單許多。圖1為指導(dǎo)此程序的流程圖。

圖1：PLL調(diào)試流程圖

如欲了解關(guān)于未鎖定PLL的更多信息，請下載《PLL性能模擬與設(shè)計手冊》或查看TI鎖相環(huán)產(chǎn)品組合。

其它資源：

使用以下工具開始設(shè)計：

時鐘與合成器（TICS）編程軟件。

用于設(shè)計寄存器編程的代碼加載器軟件。

原文鏈接：

http://e2e.ti.com/blogs_/b/analogwire/archive/2016/07/12/what-to-do-when-your-pll-does-not-lock

編輯：jq