80 年代初期我還是一名年輕設(shè)計人員，我就一直在關(guān)注總線結(jié)構(gòu)的發(fā)展。從簡單的 S-100 及 AT 總線到速度快似閃電的第 3 代 PCIe，我看到了幾項變化，最引人注目的是串行化。要實現(xiàn)更快的速度，您如果不加快時鐘速率并使每條傳輸線路在電氣長度上相等（并非易事），就需要使數(shù)據(jù)串行化并嵌入時鐘。這就引出了我今天的主題 — 高性能串行總線標準。

在眾多現(xiàn)代計算平臺及外設(shè)中找到幾種不同高速標準并不稀奇。這些包括 PCI Express、USB、Thunderbolt、串行高級技術(shù)附件 （SATA） 和串列 SCSI （SAS）。如前所述，很多這些標準都從并行總線結(jié)構(gòu)發(fā)展成了目前的串行結(jié)構(gòu)，以克服時序偏移并提高可靠性。這些標準在發(fā)展過程中也在不斷提高速度，使得設(shè)計人員不得不更加努力地確保準確無誤的傳輸。我一直能看到這種挑戰(zhàn)！

信號完整性與標準

這些標準的每次修訂都會設(shè)定某些要求，以確保每個通道在所有條件下都能保持全面的數(shù)據(jù)吞吐量。這樣就為標準的抖動容限提出了限制。在應(yīng)對第 1 代 PCIe （2.5 Gbps） 等早期串行標準時，F(xiàn)R-4 上的信號完整性通過精心布局來滿足。每次標準修訂都會將性能提高一倍。例如，第 3 代 PCIe 的吞吐量是第 2 代的兩倍，即便原始數(shù)據(jù)速率只有 8 Gbps（而第 2 代則是 5 Gbps）。這是因為第 3 代 PCIe 編碼 （128b/130b） 比第 2 代 PCIe 編碼 （8b/10b） 更高效。

由于每個修訂版都具有更高帶寬，因此標準的吞吐量正在加倍。這使設(shè)計高速無誤差（10-12 的 BER 或更好）通道的工作越來越難，特別是在試圖控制 PCB 成本并保持 FR-4 時。在TI，我們一直都通過提供多種技術(shù)（例如均衡器、重定時器和驅(qū)動器）來幫助客戶積極提高通道信號完整性。隨著趨勢朝著更快速方向發(fā)展，而且存在如此多的不同標準，問題正在復(fù)雜化。

全功能解決方案

為避免線性損耗、串擾以及導(dǎo)致 5Gbps 及更高速度下各種噩夢的其它抖動問題，我經(jīng)常推薦用戶通過在數(shù)據(jù)路徑中部署有源組件來提高通道信號完整性。根據(jù)標準，您有很多選項。您必須密切關(guān)注對正確器件的挑選，因為很多標準都使用帶外 （OOB） 信號傳輸。如果選擇了錯誤的中繼器，您可能會意外阻斷這些信號，中斷鏈路。為解決這個問題，TI 推出了多標準／多協(xié)議中繼器產(chǎn)品系列的首款產(chǎn)品 DS125BR800A。這是一款 8 通道、單向 12.5Gbps 中繼器，不僅支持第 1 代、2 代及第 3 代 PCIe 以及 SATA 1.5Gbps、3Gbps 與 6Gbps 接口標準，而且還支持所有針對 6 Gbps（第 2 代） 的 SATA 標準。

因此，下次您在考慮實施任何這些高速總線標準時，請查看我們的信號調(diào)節(jié)器器件產(chǎn)品組合，并記住提高速度已經(jīng)非常簡單了！下次繼續(xù)……

如果您希望閱讀關(guān)于如何應(yīng)對通道損耗以及其它 OOB 及速率調(diào)整挑戰(zhàn)的更多詳情，敬請閱讀本人撰寫的這篇關(guān)于多協(xié)議 IC 驅(qū)動器數(shù)據(jù)網(wǎng)絡(luò)的文章。

責任編輯：haq