對于嵌入式系統(tǒng)設(shè)計(jì)人員來說，最令人沮喪的情況之一發(fā)生在當(dāng)他們完成許多設(shè)計(jì)里程碑后，他們發(fā)現(xiàn)最初選擇的嵌入式設(shè)備不符合當(dāng)前的設(shè)計(jì)要求。在開發(fā)周期過程中，會出現(xiàn)需求變化和其他不可預(yù)見的挑戰(zhàn)，尤其是在新產(chǎn)品設(shè)計(jì)中。

已開發(fā)出片上系統(tǒng) （SoC） 設(shè)備，尤其是混合信號 SoC 設(shè)備，以克服這些困難。雖然不同的 SoC 公司有不同的方式來描述他們的 SoC，但歸根結(jié)底，SoC 本質(zhì)上是一個微控制器（無論是低功耗 8 位還是高功率 32 位），具有大量集成的模擬和/或數(shù)字外圍設(shè)備。此外，SoC 設(shè)備引入了自定義、配置和編程這些資源的能力。

可配置性使客戶能夠靈活地決定如何將比較器和運(yùn)算放大器等外設(shè)路由到引腳。這些組件的靜態(tài)引腳位置與傳統(tǒng)的固定功能微控制器不同。使用設(shè)備上的一系列寄存器，客戶可以根據(jù)他們的特定應(yīng)用需求配置設(shè)備。此外，混合信號 SoC 設(shè)備還可能包含在不同級別上可編程的數(shù)字資源，從基本的可配置邏輯到更大的可編程邏輯設(shè)備 （PLD） 資源，可以使用諸如 Verilog 之類的硬件描述語言進(jìn)行配置。使用這些可編程數(shù)字資源，開發(fā)人員可以輕松創(chuàng)建狀態(tài)機(jī)和其他復(fù)雜電路，例如在硬件中對數(shù)字信號執(zhí)行 FFT。

雖然具有這種高水平的可配置性允許開發(fā)人員適應(yīng)開發(fā)過程中可能發(fā)生的設(shè)計(jì)更改，但仍有一些情況會達(dá)到所選 SoC 的限制。這些限制可能是由于設(shè)計(jì)要求超出了部件的能力，或者是由于需要在器件芯片上實(shí)現(xiàn)沒有固定功能組件的特性或特定功能。通過利用使混合信號 SoC 如此有用的可配置性和靈活路由，開發(fā)人員可以克服設(shè)備架構(gòu)本身可能存在的許多缺點(diǎn)。探索其中的幾個設(shè)計(jì)挑戰(zhàn)和幾個關(guān)于 SoC 設(shè)備如何克服這些問題的實(shí)際示例可以提供洞察力。

克服模擬 SoC 挑戰(zhàn)

克服模擬設(shè)計(jì)挑戰(zhàn)可能是嵌入式混合信號開發(fā)中最困難的事情之一。與被認(rèn)為更“通用”且更像構(gòu)建塊的數(shù)字外圍設(shè)備不同，模擬外圍設(shè)備的功能“相當(dāng)固定”，因?yàn)樗鼈儽举|(zhì)上是一個組件系統(tǒng)，而不是構(gòu)建塊。工程師將可以使用模擬外設(shè)，例如模數(shù)轉(zhuǎn)換器 （ADC）、比較器和數(shù)模轉(zhuǎn)換器 （DAC），所有這些都可以配置到某種級別。

一個普遍面臨的設(shè)計(jì)挑戰(zhàn)是設(shè)計(jì)中需要額外的 ADC。如果客戶不想多路復(fù)用 ADC 輸入或想要實(shí)現(xiàn)特定類型的 ADC，例如僅包含 Delta Sigma ADC 的設(shè)備中的逐次逼近寄存器 （SAR） ADC，則可能會遇到這種情況。要了解 SoC 如何從自身內(nèi)部克服這一點(diǎn)，讓我們從設(shè)計(jì)中需要 SAR ADC 的角度來看這個問題。構(gòu)建 SAR ADC 所需的組件是比較器、DAC、狀態(tài)寄存器和一些可編程數(shù)字邏輯。所有這些都是可以在 SoC 設(shè)備上找到的組件。當(dāng)這些組件以類似于圖 1 所示的方式排列時，可以創(chuàng)建功能性 SAR ADC。

圖 1：使用可用資源實(shí)施 SAR

通過讀取存儲在狀態(tài)寄存器中的內(nèi)容來收集 8 位輸出。各種數(shù)字功能，例如算術(shù)運(yùn)算和位移，使用 Verilog 在硬件中完成。這種資源組合創(chuàng)造了以前不存在于 8 位 118 KSps 設(shè)備中的功能。作為一個額外的好處，只要有更多的比較器、DAC 和數(shù)字邏輯，就可以提供額外的 SAR ADC。

許多混合信號 SoC 設(shè)備還包含專用比較器和運(yùn)算放大器。當(dāng)這些資源耗盡時，或者在設(shè)備從一開始就沒有包含這些外圍設(shè)備的情況下，可以做什么？模擬電路，例如比較器、有源濾波器、可編程增益放大器和跨阻放大器，都由一個運(yùn)算放大器組成，該運(yùn)算放大器使用各種電阻器和/或電容器來創(chuàng)建特定功能。一些混合信號 SoC 包含所謂的開關(guān)電容 （SC） 外設(shè)。SC 外圍設(shè)備圍繞低噪聲、低偏移運(yùn)算放大器構(gòu)建，周圍環(huán)繞著模擬多路復(fù)用器，周圍環(huán)繞著電容器和開關(guān)組。如果開關(guān)處于靜態(tài)打開或關(guān)閉狀態(tài)，則結(jié)果是一個電容器連接到電路。此外，如果開關(guān)以特定頻率交替打開和關(guān)閉，則開關(guān)電容器開始表現(xiàn)得像一個無損電阻器。

包含開關(guān)電容器的器件，例如 Cypress Semiconductor 的 PSoC 系列器件，使用寄存器配置來控制開關(guān)電容器拓?fù)渲械拈_關(guān)，以產(chǎn)生各種電路，從最基本的運(yùn)算放大器到更高級的電路，例如混合器、積分器或粘性和保持。

克服數(shù)字 SoC 挑戰(zhàn)

開發(fā)人員面臨著 SoC 架構(gòu)的重大數(shù)字設(shè)計(jì)挑戰(zhàn)?？紤]到傳統(tǒng)的微控制器，它將包含一些固定功能的數(shù)字外設(shè)，例如脈沖寬度調(diào)制器 （PWM） 和定時器。SoC 設(shè)備包含數(shù)字邏輯，例如可編程邏輯設(shè)備、算術(shù)邏輯單元 （ALU） 和狀態(tài)/控制電阻器。使用諸如 Verilog 之類的硬件描述語言，可以將這些硬件資源配置為協(xié)同工作以創(chuàng)建許多可能的功能組件。

考慮一個包含外圍 USB 接口的 SoC 設(shè)備。在設(shè)計(jì)周期的后期，我們決定還支持主機(jī) USB 功能以實(shí)現(xiàn)諸如允許連接 USB 閃存驅(qū)動器以進(jìn)行數(shù)據(jù)記錄或現(xiàn)場可編程固件更新等功能。問題是正在使用的設(shè)備不包含實(shí)現(xiàn)主機(jī)功能所需的硬件。然而，使用可配置的數(shù)字資源，SoC 設(shè)備可以克服這種數(shù)字設(shè)計(jì)限制。

要了解需要合并的內(nèi)容，請考慮處理 USB 通信需要什么。有差分信號，然后是 SOF 生成、不歸零反轉(zhuǎn) （NRZI） 編碼/解碼、循環(huán)冗余校驗(yàn) （CRC） 計(jì)算、位填充和 IN/OUT 數(shù)據(jù)包解析。如果設(shè)計(jì)人員閱讀 USB 規(guī)范，他們會發(fā)現(xiàn)所需的一切實(shí)際上都可以在 PLD 中實(shí)現(xiàn)，并借助一些附加組件。通過一些廣泛的 Verilog 編碼來利用前面描述的數(shù)字資源，可以制作用于主機(jī) USB 通信的各個組件，如圖 2 所示。這里，所示的每個塊代表具有各種數(shù)字輸入和輸出的 Verilog 實(shí)現(xiàn)。通過將這些組件與一些粘合邏輯連接在一起，

圖 2：使用可編程硬件實(shí)現(xiàn) USB 主機(jī)

這種可配置性意味著，如果為包含例如兩個 PWM、兩個比較器、兩個 DAC 和一個 Delta Sigma ADC 的設(shè)計(jì)選擇混合信號 SoC，則這些外設(shè)并不是其硬件功能的終點(diǎn)?？梢灾匦吕煤托薷馁Y源，以將資源擴(kuò)展到與最初可能需要的功能不同的功能。這樣，工程師無需遷移到新的嵌入式設(shè)備，就可以增加產(chǎn)品的價值并減少新產(chǎn)品設(shè)計(jì)的開發(fā)時間；該決定通常會導(dǎo)致新的固件開發(fā)和 PCB 布局，從而導(dǎo)致時間和金錢的損失。通過調(diào)用在早期電氣工程課程中學(xué)到的技能以及混合信號 SoC 設(shè)備的靈活性

審核編輯：郭婷