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Johnson約翰遜計(jì)數(shù)器Verilog實(shí)現(xiàn)

FPGA之家 ? 來(lái)源:FPGA之家 ? 作者:FPGA之家 ? 2022-06-15 09:27 ? 次閱讀
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問(wèn)題:實(shí)現(xiàn) N Johnson Counter。

當(dāng) N = 4 時(shí),輸出應(yīng)該是

0000 -> 1000 -> 1100 -> 1110 ->

1111-> 0111 ->0011-> 0001 ->

0000 ->...

如下圖所示,扭環(huán)形(約翰遜)計(jì)數(shù)器最后一個(gè)觸發(fā)器的輸出取反~Q3,然后輸入回第一個(gè)觸發(fā)器的輸入 D(0)= ~Q(N-1),其余觸發(fā)器的輸入來(lái)自前級(jí)的輸出 D(i+1) = Q(i)。

D(0)= ~Q(N-1)

D(i+1) = Q(i)

b0517284-ec45-11ec-ba43-dac502259ad0.png

Johnson 約翰遜計(jì)數(shù)器Verilog 實(shí)現(xiàn)

Verilog HDL寫(xiě)一個(gè)8-bitJohnson計(jì)數(shù)器,N = 8。


module johnson#(      parameter N=8)(      input clk,      input rst_n,      output reg [N-1:0] q); 
always @ (posedge clk,negedge rst_n)begin    if(!rst_n)q<=?{N{1'b0}};????elseif(!q[0])        q <= {1'b1,q[N-1:1]};else        q <= {1'b0,q[N-1:1]};endendmodule

仿真圖:

b09c5fb0-ec45-11ec-ba43-dac502259ad0.png

b0cb24f8-ec45-11ec-ba43-dac502259ad0.png

第二種:


module johnson#(      parameter N=8)(      input clk,      input rst_n,      output reg [N-1:0] q); 
always @ (posedge clk,negedge rst_n)begin    if(!rst_n)q<=?{N{1'b0}};????elseq<=?{~q[0], q[N-1:1]};endendmodule

Johnson 約翰遜計(jì)數(shù)器

(1)扭環(huán)形計(jì)數(shù)器,約翰遜計(jì)數(shù)器,每次狀態(tài)變化時(shí)僅有一個(gè)觸發(fā)器發(fā)生翻轉(zhuǎn),譯碼不存在競(jìng)爭(zhēng)冒險(xiǎn),在nn≥3)位計(jì)數(shù)器中,使用2n個(gè)狀態(tài),有2^n-2n個(gè)狀態(tài)未使用;

(2)環(huán)形計(jì)數(shù)器,正常工作時(shí)所有觸發(fā)器中只有一個(gè)是1(或0)狀態(tài),計(jì)n個(gè)數(shù)需要n個(gè)觸發(fā)器,狀態(tài)利用率低;

(3)n個(gè)寄存器線性反饋移位寄存器LFSR可以產(chǎn)生的最長(zhǎng)的隨機(jī)序列是2^n?1長(zhǎng)度(m序列)。LFSR常被用來(lái)生成m序列,也可產(chǎn)生和校驗(yàn)CRC。

b1057432-ec45-11ec-ba43-dac502259ad0.png

b138be14-ec45-11ec-ba43-dac502259ad0.png

b14a18a8-ec45-11ec-ba43-dac502259ad0.png

審核編輯 :李倩


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原文標(biāo)題:FPGA/數(shù)字IC筆試題——Verilog實(shí)現(xiàn) N 位 Johnson Counter【約翰遜計(jì)數(shù)器】【扭環(huán)形計(jì)數(shù)器】

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