不斷增加的數(shù)據(jù)速率與有限的頻譜相結(jié)合，需要 LDPC FEC 等技術(shù)來幫助跟上步伐。

在過去的幾年里，無線行業(yè)對使用低密度奇偶校驗 （LDPC） 碼的前向糾錯 （FEC） 的興趣激增。在每秒千兆位傳輸速率和信道容量物理限制的時代，每一個有用的信息比特都有自己的價值。LDPC FEC 已被證明是一種有效的系統(tǒng)組件，可以以非常高的成本提高傳輸魯棒性。在這種情況下，電信網(wǎng)絡(luò)的每個元素都必須高效設(shè)計，這將具體適用于無線數(shù)據(jù)傳輸，它具有與頻譜資源的可用性相關(guān)的限制。

理論最大信道容量遵循 Claude Shannon 早在 1948 年引入的著名定理。根據(jù)他的定理，存在使噪聲信道中的操作能夠任意接近理論信道容量的代碼。從那以后，這個公式引起了很多人的興趣和圍繞搜索能夠在香農(nóng)容量附近進行操作的代碼的實際工作。

有趣的是，1963 年 Robert G. Gallager 在他的開創(chuàng)性博士論文 Low Density Parity Check Codes 中已經(jīng)提出了這種高效的代碼。大約在這個時候，引入了 Reed-Solomon 和 Bose-Chaudhuri-Hocquenghem （BCH） 碼，早在 Turbo 碼出現(xiàn)之前。然而，LDPC FEC通過使用碼字比特估計的多次迭代以及相當(dāng)大的矩陣需要很高的計算復(fù)雜度，因此在提出這些代碼時，他們沒有找到任何實際的實現(xiàn)。

LDPC 碼是線性的，具有稀疏奇偶校驗矩陣。這些屬于設(shè)計用于在奇偶校驗矩陣的行和列中包含低密度“1”的塊代碼類。使用稀疏分布的奇偶校驗架構(gòu)背后的意圖是應(yīng)用概率獨立的 XOR 計算，奇偶校驗值的估計值在奇偶校驗矩陣的每一行中聚合，并且每次后續(xù)迭代都會改進估計值。在估計收斂并糾正所有錯誤之前可能需要數(shù)十次迭代。然而，確切的迭代次數(shù)由代碼設(shè)計者根據(jù)特定代碼需要在其中運行的系統(tǒng)的應(yīng)用程序和規(guī)范來確定。在確定滿足特定系統(tǒng)規(guī)范所需的最小迭代次數(shù)之前，可以進行許多權(quán)衡?，F(xiàn)代 LDPC FEC 使用軟判決算法，進一步提高解碼器增益。

隨著更大的塊長度N，糾錯能力的置信度增加。但是，它通過增加奇偶校驗矩陣的大小來增加計算復(fù)雜性，從而增加估計每個位所需的計算次數(shù)（圖 1）。

圖 1：示例 LDPC 奇偶校驗矩陣。

使用大塊和迭代的另一個問題是延遲增加，因為這些計算是逐塊進行的。由于處理和內(nèi)存資源有限，這將成為在延遲敏感的應(yīng)用程序（例如語音通信）中使用 LDPC 碼的關(guān)鍵約束。另一個例子是 3GPP-LTE 中的混合自動重復(fù)請求 （HARQ） 傳播時間要求，它將往返時間限制為 5 ms，而基帶用戶設(shè)備處理引入的延遲將消耗該延遲預(yù)算的很大一部分。隨著新的 Cloud RAN 架構(gòu)和無線被考慮用于前傳，這種延遲預(yù)算對于規(guī)劃無線調(diào)制解調(diào)器中使用的 FEC 的設(shè)計限制變得至關(guān)重要，這通常是整個信號處理鏈中最大的延遲貢獻者。

在 2003 年引入 DVB-S2 衛(wèi)星廣播標(biāo)準(zhǔn)后，在無線通信中采用 LDPC FEC 的實際商業(yè)突破發(fā)生了。在之前的 DVB 標(biāo)準(zhǔn)中使用的卷積編碼上，使用 LDPC FEC 將閾值增益提高了大約 3dB，并能夠遷移到更高的頻譜效率。七到八年后，LDPC FEC 開始進入無線回程鏈路，隨著 3G 的出現(xiàn)以及隨后的數(shù)據(jù)流量爆炸和回程瓶頸挑戰(zhàn)，更高的頻譜效率已成為重要的設(shè)計目標(biāo)?，F(xiàn)在，它已成為回程無線鏈路設(shè)計的事實標(biāo)準(zhǔn)。

由于與 50 年前相同的限制，強大的 LDPC FEC 碼的設(shè)計仍然是一項復(fù)雜的任務(wù)。自然地，可以實現(xiàn)這些代碼的硬件平臺在此期間實現(xiàn)了巨大的飛躍，即使計算能力大大增加，設(shè)計也必須具有功率和成本效益，并與大多數(shù)其他功能模塊集成在一起。負責(zé)溝通。此外，帶寬需求已顯著增加，現(xiàn)在我們需要能夠處理更高的吞吐量。因此，在設(shè)計 LDPC 碼時，需要在確定架構(gòu)時在無數(shù)不同的優(yōu)化練習(xí)之間取得平衡，以保持低延遲、低功耗和低成本的良好性能。

與 DSP 不同，FPGA 為 LDPC 編碼器和解碼器所需的計算類型提供了高度并行的結(jié)構(gòu)。該 IP 具有高度可配置性，允許用戶選擇不同級別的并行度來優(yōu)化解碼器大小，還可以定制解決方案以支持各種通道帶寬。LDPC FEC 具有可擴展性，支持窄微波波段（3.5 至 112 MHz）到真正寬的毫米波段（250 Hz 至 1，000 MHz）。所謂的多層編碼技術(shù)簡化了 LDPC FEC 架構(gòu)，并保持代碼庫的大小和功耗在低端 FPGA 平臺上可行。

Xilinx 的 FEC 代碼中使用的特殊 X 解碼算法已經(jīng)以較少的迭代次數(shù)實現(xiàn)了顯著的 SNR 增益，從而導(dǎo)致更好的解碼器延遲。圖 2 展示了 LDPC FEC 碼與 RS FEC 相比的示例性能。平均而言，根據(jù)碼率、碼字長度和迭代次數(shù)，相對于 RS 碼有 2 到 4 dB 的改進。下面的示例在高數(shù)據(jù)速率下使用低編碼開銷。

圖 2：基于 RS 和 LDPC FEC 的 BER 與 SRN 性能。

FEC 通常與同一 FPGA 上的無線調(diào)制解調(diào)器和數(shù)據(jù)包處理模塊一起實現(xiàn)，以從完整的基帶集成中受益。通常，由于與平臺無關(guān)的設(shè)計實踐和傳統(tǒng)的 ASIC 轉(zhuǎn)換，這些設(shè)計往往太大而無法從采用價格合理的 FPGA 中受益。Xilinx 的 1+Gbps LDPC FEC 編碼器和解碼器 SmartCORE IP 解決了這一設(shè)計挑戰(zhàn)，支持將 FEC IP 與調(diào)制解調(diào)器和數(shù)據(jù)包處理一起使用。

LDPC 的研究將繼續(xù)進行，我們可以期待這些代碼在不同的通信場景中會發(fā)現(xiàn)更多的適用性。我們很可能會看到在新一代 CMTS 和數(shù)據(jù)中心系統(tǒng)中采用低密度奇偶校驗技術(shù)。但它們可能會出現(xiàn)在未來的 5G 標(biāo)準(zhǔn)中，其中正在審查更高頻率和單載波波形的使用。

審核編輯：郭婷