一、Verilog 編碼風(fēng)格

（本文的語(yǔ)法高亮因?yàn)闉g覽器的緣故，所以不準(zhǔn)確）

1.1 使用“`include編譯器指令”

文件包含“`include編譯器指令”用于在合成過(guò)程中將源文件的全部?jī)?nèi)容插入到另一個(gè)文件中。它通常用于包括全局項(xiàng)目定義，而無(wú)需在多個(gè)文件中重復(fù)相同的代碼。另一個(gè)用例是將代碼的一部分插入模塊，如以下示例所示：

// file test_bench_top.v
// top-level simulation testbench
module test_bench_top;
`include “test_case.v”
endmodule
// file test_case.v
initialbegin
//…
end
task my_task;
//…
endtask

> include編譯器指令的語(yǔ)法定義為：`include

可以是文件名，還可以包含絕對(duì)或相對(duì)路徑名：

`include“test_case.v”
`include“../../includes/test_case.v”
`include“/home/myprojects/test/includes/test_case.v”

建議僅在include中使用文件名，而不要使用絕對(duì)或相對(duì)路徑名。這將使代碼位置獨(dú)立，因此更加可移植。另一個(gè)建議是保持包含文件簡(jiǎn)單而不使用嵌套的include指令。

1.2使用`define編譯器指令，parameter和localparam

`define是文本宏替換編譯器指令。它定義為：`define

可以包含帶有可選參數(shù)列表的單行或多行文本。

`define具有全局范圍。一旦定義了文本宏名稱，就可以在項(xiàng)目中的任何地方使用它。文本宏通常是用于定義狀態(tài)名稱，常量或字符串的簡(jiǎn)單標(biāo)識(shí)符。

parameter關(guān)鍵字定義模塊特定的參數(shù)，該參數(shù)在特定模塊實(shí)例的范圍生效。參數(shù)用于為模塊實(shí)例提供不同的自定義，例如，輸入或輸出端口的寬度。以下是使用parameter關(guān)鍵字的示例：

module adder #(parameter WIDTH = 8) (
input[WIDTH-1:0] a,b, output [WIDTH-1:0] sum );
assign sum = a+ b;
endmodule // adder
// aninstance of adder module
adder # (16) adder1 (.a(a[15:0]),.b(b[15:0]),.sum(sum[15:0]));

localparam關(guān)鍵字與parameter相似。它被分配了一個(gè)常量表達(dá)式，并在特定模塊內(nèi)具有作用域。它定義為：

1.3 使用函數(shù)

以下是執(zhí)行XOR操作的Verilog函數(shù)的簡(jiǎn)單示例：

module function_example( inputa,b, output func_out);
functionfunc_xor;
inputa, b;
begin
func_xor = a^ b;
end
endfunction
assign func_out = func_xor(a,b);
endmodule // function_example

建議使用Verilog函數(shù)來(lái)實(shí)現(xiàn)組合邏輯和其他不需要非阻塞分配的操作，例如同步邏輯。使用函數(shù)可以編寫更緊湊和模塊化的代碼。所有綜合工具均支持Verilog函數(shù)。

1.4使用 generate塊

在Verilog-2001中引入了generate塊，以使對(duì)同一模塊，函數(shù)，變量，網(wǎng)絡(luò)和連續(xù)分配的多個(gè)實(shí)例的實(shí)例化變得容易。以下是使用generate的兩個(gè)示例：

// aconditional instantiation of modules
parameter COND1 = 1;
generate
if(COND1) begin : my_module1_inst
my_module1 inst (.clk(clk), .di(di), .do(do));
end
elsebegin : my_module2_inst
my_module2 inst (.clk(clk), .di(di), .do(do));
end
endgenerate

// using forloop in generate block
genvar ii;
generate
for(ii = 0; ii < 32; ii = ii+1) begin: for_loop
my_module1 inst (.clk(clk), .di(di[ii]), .do(do[ii]));
end
end
endgenerate

1.5 開發(fā)簡(jiǎn)單的代碼

始終努力開發(fā)簡(jiǎn)單的代碼。與每種編程語(yǔ)言一樣，Verilog允許編寫詳細(xì)的語(yǔ)句，從功能的角度來(lái)看，這些語(yǔ)句很優(yōu)美，但可讀性不高。下面的簡(jiǎn)單示例說(shuō)明了這一點(diǎn):

reg [5:0] sel;
reg [3:0] result1,result2,a,b;
always @(*) begin
result1 = sel[0] ? a + b : sel[1] ? a - b :
sel[2] ? a & b : sel[3] ? a ^ b :
sel[4] ? ~a : ~ b;
if(~|sel)
result1 = 4'b0;
end// always

reg [5:0] sel;
reg [3:0] result1,result2,a,b;
always @(*) begin
casex(sel)
6'bxxxxx1: result2 = a + b;
6'bxxxx10: result2 = a - b;
6'bxxx100: result2 = a & b;
6'bxx1000: result2 = a ^+ b;
6'bx10000: result2 = ~a;
6'b100000: result2 = ~b;
default: result2 = 4'b0;
endcase
end // always

實(shí)現(xiàn)result1和result2的邏輯在功能上是等效的。但是，在result1中使用嵌套三元運(yùn)算符和兩個(gè)賦值語(yǔ)句不太透明，并且與result2邏輯的更清晰的case語(yǔ)句相比，需要花更多的精力來(lái)理解。

通常，代碼清晰度高容易實(shí)現(xiàn)高效率。同一段代碼能在其生命周期內(nèi)被多個(gè)開發(fā)人員讀取。編寫更清晰的代碼更容易調(diào)試，并且一般不容易包含錯(cuò)誤。

二、為FPGA編寫可綜合的代碼

2.1考慮資源

Verilog語(yǔ)言參考手冊(cè)（LRM）提供了豐富的功能來(lái)描述硬件。但是，只有一部分語(yǔ)言可以為FPGA綜和。即使有些特定的語(yǔ)言結(jié)構(gòu)是可綜合的，也不能保證該代碼能在特定FPGA上實(shí)現(xiàn)物理電路?？紤]以下示例：

reg [7:0] memory[1:2**22];
initial begin
memory[1] = 8’h1;
memory[2] = 8’h2;
end

該示例能正確模擬出來(lái)，但會(huì)導(dǎo)致FPGA物理實(shí)現(xiàn)失敗。該代碼需要4 MB的內(nèi)存，這是一些FPGA所沒(méi)有的。此外，綜合工具將忽略初始?jí)K，該塊將初始化內(nèi)存的最低兩個(gè)字節(jié)。

該技巧提供了一些指導(dǎo)方針和建議，以幫助編寫用于FPGA的可綜合代碼。

2.2 遵循同步設(shè)計(jì)原則

建議開發(fā)人員遵守FPGA同步設(shè)計(jì)的原則，其中包括以下內(nèi)容：

1、使用同步復(fù)位。后續(xù)會(huì)詳細(xì)討論，同步，異步復(fù)位的問(wèn)題

2、避免使用鎖存

3、避免使用門控，派生或分頻時(shí)鐘

4、使用時(shí)鐘使能而不是多個(gè)時(shí)鐘

5、對(duì)所有異步信號(hào)實(shí)行正確同步