在FPGA開(kāi)發(fā)中，我們經(jīng)常遇到因?yàn)楣苣_忘記約束，導(dǎo)致最后生成bit的時(shí)候報(bào)錯(cuò)。

1.管腳電平未約束

像上面這個(gè)圖中，由于在約束中忘記指定mdc和mdio的電平，再經(jīng)過(guò)了長(zhǎng)時(shí)間的綜合和實(shí)現(xiàn)后，最后的Generate Bitstream報(bào)錯(cuò)了。

這種情況下，如何才能不重新Implementation的情況下生成bit呢？

打開(kāi)實(shí)現(xiàn)后的routed.dcp文件:

open_checkpoint ./Work/eth_demo.runs/impl_1/top_routed.dcp

然后通過(guò)下面指令設(shè)置這兩個(gè)管腳的電平：

set_property IOSTANDARD LVCMOS15 [get_ports mdc]
set_property IOSTANDARD LVCMOS15 [get_ports mdio]

設(shè)置完成后，可以在I/O Ports窗口中看到這兩個(gè)管腳的電平已經(jīng)改了過(guò)來(lái)

然后再點(diǎn)左側(cè)的生成bit：

提示生成文件的位置和名字：

在正確生成后，可以看到tcl中提示write_bitstream completed successfully：

管腳電平修改后由于跟布局布線都沒(méi)有關(guān)系，因此直接生成bit是可以的。

2.管腳位置未約束

如果是管腳位置未約束，那我們就不能在dcp中修改位置然后直接生成bit了，因?yàn)槲恢米兞?，布局布線也需要改變。如果這個(gè)管腳的功能的需要的，那我們只能重新Implementation，如果這個(gè)管腳功能是不需要的，

那如果這個(gè)管腳的功能我們可以先不用，就想把經(jīng)過(guò)了長(zhǎng)時(shí)間的Synthsis和Implentation后的工程生成bit文件。

還是像上面一樣，打開(kāi)route.dcp文件，然后點(diǎn)擊坐標(biāo)的Report DRC

可以看到有兩個(gè)問(wèn)題，一個(gè)是NSTD-1，一個(gè)是UCIO-1

我們只需要把這兩個(gè)DRC的問(wèn)題設(shè)成warning，不讓工具在生成bit的時(shí)候報(bào)錯(cuò)，也是可以生成bit的。執(zhí)行tcl腳本如下：

set_property SEVERITY {Warning} [get_drc_checks UCIO-1]
set_property SEVERITY {Warning} [get_drc_checks NSTD-1]

然后再Generate Bitstream。


審核編輯：劉清