很多人都說PostMask ECO難，那么到底難在哪里？我從多個項(xiàng)目的ECO經(jīng)歷中總結(jié)了以下幾點(diǎn)：

一、只能改金屬層，甚至少數(shù)幾層金屬

是的，PostMask ECO一般是芯片流片回來測試才發(fā)現(xiàn)bug，這時為了縮短制造時間（重新NTO的turn around時間）和降低制造成本（特別是掩膜版的制作成本），會要求盡量少改，所以做postmask限制只能改金屬層，甚至只能改少數(shù)幾層金屬。

以5層金屬的設(shè)計(jì)為例，從poly開始依次是contact、metal1（Bottom Metal層）、via1、metal2、via2、metal3、via3、metal4、via4、metal5（Top Metal層），一共11層，如果全改制造成本非常高。

如果只改metal1、via1、metal2三層，會大大降低成本，同時也可以縮短mask制造時間。

二、不能新加stdcell，加大eco難度

那怎么做到只改金屬層呢？我們知道在修改bug時，RTL層面一定會修改邏輯、或增加邏輯、或刪除邏輯。

為了在postmask eco時能夠?qū)崿F(xiàn)這些改動，我們需要在APR階段預(yù)先插入一定比例的spare cell（也叫dummy cell）。因?yàn)槲覀儫o法預(yù)測bug會發(fā)生在哪個模塊，所以會平均撒spare cell。

當(dāng)然如果對某個設(shè)計(jì)模塊信心不足，就可以在這個模塊附近多撒一些。

因?yàn)槲覀円矡o法得知修改和新增的邏輯的復(fù)雜程度，所以會挑選一些“萬能”spare cell，比如inv、and2、nand2、or2、nor2、xor2、nxor2、mux、dff，按一定的比例組成spare module。

因?yàn)槭瞧骄?，所以在bug發(fā)生的位置附近不一定正好有需要的cell。

這時就要么使用距離稍遠(yuǎn)的cell，要么使用附近其它c(diǎn)ell進(jìn)行組合和變換。例如，如果附近沒有and2，就看有沒有nand2+inv，或者inv+or2，這種變換就需要靠經(jīng)驗(yàn)積累了。

三、Timing會變差

一方面，因?yàn)閜ostmask eco的sparecell不會正好附近有，總會或多或少的隔著一定距離，這會引起較長的連線，這些長連線上的延時會比較大。

另一方面，spare cell的驅(qū)動能力相對固定，沒法靈活選擇，所以當(dāng)附近只有驅(qū)動能力較小的spare cell時，也會帶來較大的延時。

如果原設(shè)計(jì)的timing，特別是setup，沒有留margin，那么這些spare cell的較大的延時只能讓setup timing爆掉。

修復(fù)一些bug必須要新增dff，新增的dff會映射到spare cell dff上，由于spare cell dff的位置不一定最優(yōu)，這時dff的時鐘和復(fù)位信號接入時鐘樹之后很難達(dá)到平衡，這會引起大量的hold timing違例。

因?yàn)闀r鐘樹上的buffer的延遲是ps級的，想用spare cell buffer/inverter來調(diào)整時鐘樹，難度也是非常大。

四、Transition、Cap違例修不干凈

小驅(qū)動、長連線等問題必然帶來transition和cap修不干凈。對于消費(fèi)電子芯片，實(shí)際應(yīng)用不會工作在極端corner，所以不一定會出問題。但如果是特殊領(lǐng)域，比如汽車電子、軍工，就留下了性能的隱患。

五、當(dāng)資源不足時，只能放棄部分修復(fù)

當(dāng)spare cell不足或者timing/DRC搞不定時，我們一般會嘗試簡化eco方案；或者刪除設(shè)計(jì)中不重要的功能來釋放一些資源。如果還不行，就需要對bug list排排優(yōu)先級了，放棄修復(fù)部分影響不大的小bug了。

當(dāng)然，如果某些關(guān)鍵的bug不能實(shí)現(xiàn)eco，就需要考慮全改版了?；蛘叻艞夁@個項(xiàng)目。

六、postmask eco需要前后端一起努力

在進(jìn)行各種討價還價和折中的時候，需要前后端工程師一起討論，共同確定最優(yōu)的eco方案。如果涉及到某些bug無法實(shí)現(xiàn)eco，就需要項(xiàng)目經(jīng)理、市場人員一起研究。所以postmask eco并不是某一設(shè)計(jì)階段的問題，而是產(chǎn)品級別的問題。

審核編輯：劉清