就3D Fabric在HPC上、手機上的應(yīng)用發(fā)展。臺積電技術(shù)人員表示，wafer level 3D封裝并非在基板上實現(xiàn)，而是通過制造手段實現(xiàn)。這是Chiplet的典型方案，當芯片過于大時，需要將其切割成小芯片。臺積電的SoIC是由三顆Chiplet的小方案組成的。

3D Fabric 在HPC中的應(yīng)用 HPC的高性能運算主要指網(wǎng)絡(luò)產(chǎn)品、網(wǎng)絡(luò)通訊產(chǎn)品、CPU、GPU以及使用AI的芯片產(chǎn)品，都屬于HPC的范疇。

這其中會用到一些比較大的芯片。正常芯片最大尺寸是800平方毫米，但GPU和AI芯片需要無限增大時，需要切割。 在HPC中，臺積電會用到3D Chip Stacking。這種流程包括兩種方式，一種方式是 Chip on wafer，就是將切割后的Chip直接放在晶圓上；另一種方式是wafer on wafer，就是直接將晶圓和晶圓對接。

臺積電的3D封裝分為三個類型：一，如果是高密度的互連。芯片需要和基板相連則會使用silicon imterposer，直接使用晶圓作為中介層，進行高密度的連接。二，如果兩個Die之間并非高密度互連，可能使用CoWoS-R或者InFo-2D的RDL。三、CoWoS-L處于以上兩種情況中間，在Die和Die之間高密度互聯(lián)區(qū)域中存在一個Local silicon。

在邏輯制程上，臺積電2022年已經(jīng)達到3nm節(jié)點。 SoIC-CoW可以做到Top Die和Bondom Die達到7nm，bondingpitch達到9個micron，未來的技術(shù)指標將做到5nm和5nm的堆疊，6 micron的尺寸。 SoIC-WoW，達到7nm、0.13DTC。AMD發(fā)布的EPYC Processor中，將最占面積的緩存進行了3層的堆疊。 其他的封裝方案還有，CoWoS和InFo。 CoWoS方案上，臺積電推出了三種方式，CoWoS-S、CoWoS-R、CoWoS-L。CoWoS-S是CoWoS中臺積電能夠提供的最成熟技術(shù)。

3D Fabric的制造及生態(tài)鏈進展

目前，臺積電已經(jīng)建成了全球第一個全自動化3D Fabric工廠，可以提供：SoIC、CoWoS、InFO、先進測試的服務(wù)。

臺積電技術(shù)人員表示，3D Fabric仍然面臨著很大挑戰(zhàn)，對此臺積電也在努力推動工業(yè)的生態(tài)鏈建設(shè)，包括基板、存儲、散熱、封裝材料、設(shè)備的合作協(xié)同。

基板的尺寸大多停留在70*70mm的尺寸，但隨著芯片的逐漸增大，需要的基板尺寸也更大。如何驅(qū)動基板廠商與臺積電一起進一步改進，是其中一個問題。 在HPC方面，臺積電將與HBM供應(yīng)商密切合作，定義和調(diào)整HBM3規(guī)范，以實現(xiàn)與CoWoS技術(shù)的強大工藝集成。在手機領(lǐng)域，將InFo-POP兼容性從定制擴展到主流LPDDR，實現(xiàn)InFO-B工藝與LPDDR組件的集成。 3D Fabric將釋放下一代創(chuàng)新力量。

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