當(dāng)今的自主和人工智能 （AI） 軍事系統(tǒng)處理的傳感器數(shù)據(jù)量不斷增加。為了處理這種極端的工作負(fù)載，系統(tǒng)架構(gòu)師必須使用最快的 FPGA ［現(xiàn)場(chǎng)可編程門陣列］ 器件和英特爾多核處理器來設(shè)計(jì)電路板。如果沒有用于駐留數(shù)據(jù)和實(shí)時(shí)執(zhí)行的大量高速雙數(shù)據(jù)速率第四代 （DDR4） 存儲(chǔ)器，這些器件就無法提供峰值性能。

面對(duì)龐大的數(shù)據(jù)問題，架構(gòu)師必須設(shè)計(jì)他們的系統(tǒng)，以滿足更小、更敏捷的平臺(tái)的尺寸、重量和功率 （SWaP） 限制，這些平臺(tái)對(duì)于我們的作戰(zhàn)人員任務(wù)成功至關(guān)重要。為了支持系統(tǒng)要求，系統(tǒng)中的每個(gè)嵌入式板可能需要每個(gè)處理器至少 64 GB 的內(nèi)存，相當(dāng)于超過 128 個(gè)獨(dú)立的商業(yè)級(jí)內(nèi)存設(shè)備或多個(gè)雙列直插式內(nèi)存模塊 （DIMM） 用于在印刷電路板上進(jìn)行布局。

對(duì)于在惡劣的前沿部署環(huán)境中運(yùn)行的超緊湊型軍事系統(tǒng)內(nèi)部的嵌入式板來說，這不是一個(gè)可行的解決方案。必須使用采用芯片堆疊技術(shù)的高密度軍用級(jí)存儲(chǔ)器來節(jié)省空間和功耗，同時(shí)在惡劣環(huán)境中保持可靠性。

問題堆積如山

芯片堆疊和引線鍵合的復(fù)雜性隨著設(shè)計(jì)高密度存儲(chǔ)器（例如單個(gè) 16 GB DDR4 設(shè)備）所需的每個(gè)額外芯片而增加。由于如此多的電路采用緊密堆疊的配置，信號(hào)完整性是設(shè)計(jì)考慮的首要因素。在本討論中，信號(hào)完整性受損的兩個(gè)主要組成部分是串?dāng)_和回波損耗性能。

串?dāng)_是由于強(qiáng)互感和互電容引起的不需要的電壓噪聲耦合。更簡(jiǎn)單地說，它是芯片組中相鄰電路中的信號(hào)傳輸對(duì)一個(gè)電路中的信號(hào)造成的干擾。

回波損耗是由信號(hào)反射回其原點(diǎn)而不是傳遞到最終終端的部分引起的信號(hào)失真。它是由傳輸線中的阻抗不匹配或不連續(xù)引起的。

這些性能問題限制了堆疊存儲(chǔ)設(shè)備中的數(shù)據(jù)速度，包括整體系統(tǒng)性能和可靠性。在關(guān)鍵任務(wù)軍事應(yīng)用中，它們還可能導(dǎo)致災(zāi)難性事件。

傳統(tǒng)的芯片堆疊設(shè)計(jì)拓?fù)溆衅渚窒扌?/p>

傳統(tǒng)的多芯片堆疊設(shè)計(jì)方法使用分支或星形拓?fù)?。?duì)于 DDR2 和 DDR3 設(shè)備來說，這是一種有效的設(shè)計(jì)方法，因?yàn)樗梢詫?shí)現(xiàn)這些代設(shè)備可以提供所需的數(shù)據(jù)速率和密度。（圖 1。巧妙設(shè)計(jì)的堆疊式DDR4設(shè)備可以通過這種方法實(shí)現(xiàn)。然而，高容量存在固有的限制，因?yàn)樵黾拥慕K端路徑或總線長(zhǎng)度會(huì)導(dǎo)致信號(hào)失真，并且由于反射而限制了傳輸線的最大帶寬。隨著堆疊芯片數(shù)量的增加，這些芯片繼續(xù)退化到有害點(diǎn)。分支拓?fù)溥_(dá)到其最大能力，因此排除了在高密度、高速 DDR4 和 DDR5 設(shè)備中使用的方法。（圖 2 和圖 3。信號(hào)完整性工程師必須尋找替代設(shè)計(jì)方法，以實(shí)現(xiàn)下一代更小、更靈活的軍事系統(tǒng)。

圖 2：使用分支拓?fù)涞?2400 Mbps DDR4。

圖 3：使用分支拓?fù)涞?4400 Mbps DDR5。

實(shí)現(xiàn)了高密度DDR4

為了達(dá)到DDR4的高速要求，信號(hào)完整性工程師面臨兩個(gè)主要挑戰(zhàn)：首先，減少串?dāng)_，這在使用非橫向電磁（TEM）導(dǎo)管（如再分布層（RDL）和鍵合線）的設(shè)計(jì)中尤為突出;其次，滿足最低-12 dB的回波損耗性能。

需要通過支持比分支拓?fù)涓哳l率操作的共面拓?fù)鋪碓鰪?qiáng)互連層。這縮短了兩個(gè)終端之間的路徑，同時(shí)消除了短截線，從而改善了信號(hào)完整性和時(shí)序。為了實(shí)現(xiàn)這一點(diǎn)，將信號(hào)從一個(gè)芯片按順序路由到下一個(gè)芯片，消除了與以前在分支設(shè)計(jì)中看到的短截線或額外走線相關(guān)的反射。通過添加微帶傳輸線來創(chuàng)建連續(xù)的信號(hào)返回路徑和線性總線路徑，可實(shí)現(xiàn)高速數(shù)據(jù)速率。此外，對(duì)信號(hào)和信號(hào)返回走線寬度的考慮進(jìn)一步提高了數(shù)據(jù)速率并改善了回波損耗。

利用這種拓?fù)浣Y(jié)構(gòu)，通過帶串?dāng)_的精細(xì)平衡實(shí)現(xiàn)-16 dB的回波損耗，可以在單個(gè)緊湊封裝中實(shí)現(xiàn)18個(gè)存儲(chǔ)設(shè)備的小型化，同時(shí)在軍用溫度范圍內(nèi)提供2666 Mbps的數(shù)據(jù)速率。然而，雖然使用這種方法優(yōu)化了回波損耗，但仍需要改進(jìn)串?dāng)_性能以滿足DDR5數(shù)據(jù)速度。（圖 4 和圖 5。

圖 4：使用高級(jí)共面拓?fù)涞?4400 Mbps DDR5

圖 5：使用高級(jí)共面拓?fù)涞?6400 Mbps DDR5。

通往軍用級(jí) DDR5 的道路

隨著DDR4的預(yù)期帶寬和密度增加一倍，以及功率和通道效率的提高，先進(jìn)的軍事系統(tǒng)將使用DDR5設(shè)備來提高性能。然而，即使之前引入的高密度多芯片封裝的共面拓?fù)浣Y(jié)構(gòu)取得了進(jìn)步，DDR5 的更高數(shù)據(jù)速度仍然無法實(shí)現(xiàn)。需要進(jìn)一步改進(jìn)串?dāng)_性能和芯片間網(wǎng)絡(luò)。開發(fā)應(yīng)用于RDL的獨(dú)特多平面接地和信號(hào)走線布局可提高串?dāng)_隔離，從而將性能提高6dB。目前，沒有其他已知的芯片堆疊設(shè)計(jì)方法可用于在數(shù)據(jù)速率高達(dá) 6400 Mbps 的單一器件中實(shí)現(xiàn)高密度 DDR5 的商業(yè)化（圖 6）。

圖 6：6400 Mbps DDR5 使用高級(jí)多平面拓?fù)洹?/p>

下一代軍事嵌入式系統(tǒng)的設(shè)計(jì)人員和用戶將很快實(shí)現(xiàn)其高速多核處理系統(tǒng)的最大性能，因?yàn)榧闪烁呷萘?、高速堆疊DDR5，同時(shí)受益于更小的系統(tǒng)占用空間。

審核編輯：郭婷