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半導(dǎo)體行業(yè)正在發(fā)生重大的戰(zhàn)略轉(zhuǎn)變，多晶粒 SoC逐漸成為行業(yè)主流，這對 SoC 的架構(gòu)和設(shè)計方式具有深遠(yuǎn)影響。

這一戰(zhàn)略轉(zhuǎn)變的驅(qū)動因素主要有以下幾種：

單片 SoC 的尺寸變得太大，無法制造
某些 SoC 的功能要獲得最佳實現(xiàn)，可能需要不同的工藝節(jié)點
對增強產(chǎn)品的可擴展性和可組合性需求正在增加

然而，由于多晶粒技術(shù)的新穎性及設(shè)計生態(tài)系統(tǒng)的匱乏，SoC 架構(gòu)師不得不暫停，甚至推遲其多晶粒 SoC 項目。不過，現(xiàn)在情況正在好轉(zhuǎn)，全行業(yè)的參與者已開始攜手合作，為行業(yè)提供全面、集成的多晶粒設(shè)計和驗證產(chǎn)品，以及全套先進封裝選項。

早期采用者已開始開發(fā)自己的專用晶粒間接口，但業(yè)界很快意識到，這種方法不利于組裝不同供應(yīng)商開發(fā)的晶粒。該行業(yè)需要標(biāo)準(zhǔn)化的晶粒間互連。多個行業(yè)聯(lián)盟已共同定義此類標(biāo)準(zhǔn)，如圖 1 所示。

Optical Interface Forum (OIF) – 針對晶粒間連接而優(yōu)化的 XSR 和 USR 物理層規(guī)范
Chips Alliance – 最初由英特爾推出的 AIB 規(guī)范
Open Compute Platform (OCP) – 針對不同用例而優(yōu)化的 OpenHBI 和 Bunch-of-Wires (BOW) 規(guī)范
Unified Chiplet Interconnect Express (UCIe) – 涵蓋多個用例和完整協(xié)議棧的全面晶粒間互連規(guī)范

圖 1：多個組織已定義并制定了晶粒間互連標(biāo)準(zhǔn)

本文將詳細(xì)探討 UCIe 規(guī)范及其主要優(yōu)勢。

UCIe 系譜

UCIe 是最近公布的規(guī)范，它繼承了最初發(fā)起者積累的多項關(guān)鍵技術(shù)方面的大量工作和經(jīng)驗，如圖 2 所示。UCIe 是一個全面的規(guī)范，可以立即用作新設(shè)計的基礎(chǔ)，同時為未來的規(guī)范演變奠定堅實的基礎(chǔ)。

圖 2：各公司攜手建立完整的標(biāo)準(zhǔn)化晶粒間互連

與其他規(guī)格相反，UCIe 定義了完整的晶粒間互連堆棧，確保兼容設(shè)備的互操作性，這是實現(xiàn)多晶粒系統(tǒng)市場的必要要求。

UCIe 路線圖和用例

從一開始，UCIe 就包含支持多個當(dāng)前和未來用例的功能。UCIe 支持當(dāng)前所需的數(shù)據(jù)速率（從 8Gbps/引腳到 16Gbps/引腳）。UCIe 還有望支持高達 32Gbps/引腳的靈活數(shù)據(jù)速率，這將是未來高帶寬網(wǎng)絡(luò)和數(shù)據(jù)中心應(yīng)用的要求。

UCIe 以兩種方式支持所有類型的封裝技術(shù)：

用于先進封裝（硅中介層、硅橋或 RDL 扇出）的 UCIe
用于標(biāo)準(zhǔn)包裝（有機基材或?qū)訅喊澹┑?UCIe

兩種方式共享相同的架構(gòu)和協(xié)議。唯一的區(qū)別在于 bump map 和 PHY 組織。這種差異意味著無論為特定 SoC 選擇何種封裝類型，都可以重復(fù)使用系統(tǒng)架構(gòu)、系統(tǒng)驗證和軟件開發(fā)。

UCIe 支持?jǐn)?shù)據(jù)中心中的新型資源聚合（或匯合）架構(gòu)，無論是在刀片內(nèi)配備靈活的 PCIe/CXL IO 晶粒，還是在機架到機架內(nèi)配備支持 UCIe 的光學(xué) IO 晶粒。

最重要的是，UCIe 通過利用流式傳輸（用戶定義）協(xié)議，在同一封裝內(nèi)的多個服務(wù)器（或 AI）片上網(wǎng)絡(luò) (NoC) 之間創(chuàng)建低延遲連接，從而支持計算擴展。

UCIe 規(guī)范概述

如圖 3 所示，UCIe 規(guī)范分為三個堆棧層：物理層、晶粒間適配器層和協(xié)議層。

物理層是封裝介質(zhì)的電氣接口。它包括電氣 AFE（發(fā)射器、接收器）以及邊帶信道，可實現(xiàn)兩個晶粒之間的參數(shù)交換和協(xié)商。它還包括可實現(xiàn)鏈路初始化、訓(xùn)練和校準(zhǔn)算法以及測試和修復(fù)功能的邏輯 PHY。
晶粒間適配器層負(fù)責(zé)鏈路管理功能以及協(xié)議仲裁和協(xié)商。它包括基于 CRC 和重試機制的可選糾錯功能。
協(xié)議層實施一個或多個 UCIe 支持的協(xié)議。如今，此類協(xié)議是 PCI Express、CXL 和/或流式傳輸協(xié)議。它們是基于 Flit 的協(xié)議，可提供最高效率和更低的延遲。

圖 3：UCIe 規(guī)范分層

物理層

UCIe 接口使用時鐘轉(zhuǎn)發(fā)和單端、低電壓 DDR 信號來提高能耗效率。通過在 PHY 級別擾亂數(shù)據(jù)，可以減少電源干擾。與其他技術(shù)（如 DBI）相反，數(shù)據(jù)擾亂不會影響帶寬效率。

由于時鐘與數(shù)據(jù)并行轉(zhuǎn)發(fā)，接收器數(shù)據(jù)恢復(fù)大大簡化，從而實現(xiàn)了更多的功耗節(jié)省和延遲縮短。圖 4 顯示了 UCIe PHY 架構(gòu)框圖。

圖 4：UCIe PHY 架構(gòu)框圖

UCIe 將模塊定義為最小的接口單元。每個模塊包括一個主帶“總線”，最多 64 個用于先進封裝（或 16 個用于標(biāo)準(zhǔn)封裝）的發(fā)送和接收 IO、時鐘轉(zhuǎn)發(fā) IO、一個有效（成幀）和跟蹤 IO。邊帶“總線”的實現(xiàn)方式也如圖 5 所示。

圖 5：UCIe 模塊實現(xiàn)主帶和邊帶總線

為減少先進封裝組件中由于 ubump 質(zhì)量導(dǎo)致的良率損失，UCIe 提供基于 6 個冗余引腳（用于 TX 和 RX 數(shù)據(jù)、時鐘、有效和跟蹤）和 2 個冗余引腳（用于邊帶 TX 和 RX）的測試和修復(fù)機制。

由于 C4（或銅柱凸塊）凸點良率和完整封裝過程良率非常高，因此 UCIe 不為標(biāo)準(zhǔn)封裝實施引腳冗余。對于這些封裝，UCIe 支持“降級”操作模式，在另一半檢測到故障后，只有一半模塊處于活躍狀態(tài)。

測試和修復(fù)流程在鏈路初始化時實施。PHY 測試每個晶粒連接以確定是否存在任何故障。如果發(fā)生故障，相應(yīng)的信號將重新路由到冗余引腳，如圖 6 所示。

圖 6：物理層測試每個晶粒連接以確定故障，并將信號重新路由到冗余引腳

表 1 顯示了先進封裝和標(biāo)準(zhǔn)封裝的 UCIe 規(guī)范之間的主要差異。

表 1：用于先進封裝與標(biāo)準(zhǔn)封裝的不同 UCIe PHY 功能

如前所述，這些差異僅在電氣層面上可見，并且不影響上層協(xié)議。這些差異源于標(biāo)準(zhǔn)封裝 (110u) 與先進封裝 (45u) 所需的明顯更大的最小凸塊間距，以及源于需要在標(biāo)準(zhǔn)封裝中支持更長的信道距離以增加靈活性。

晶粒間適配器層

晶粒間適配器層是將任何協(xié)議連接到 UCIe PHY 層的中間層。晶粒間適配器層管理鏈路本身。在鏈路初始化時，它會等待 PHY 完成鏈路初始化，包括校準(zhǔn)、測試和修復(fù)，此時會啟動兩個晶粒的發(fā)現(xiàn)功能。它會商定將使用哪個協(xié)議（如果實施了多個協(xié)議）來移交給任務(wù)模式活動的協(xié)議層。

晶粒間適配器層和協(xié)議層之間的接口稱為 FLIT 感知晶粒間接口 (FDI)，是一種基于 FLIT 的接口。為了適應(yīng)不同的協(xié)議，它支持各種 FLIT 模式：

CXL3 256B 標(biāo)準(zhǔn) FLIT 模式
CXL3 256B 延遲優(yōu)化 FLIT 模式
PCIe6 256B FLIT 模式
CXL2 68B 增強型 FLIT 模式
流式傳輸 64B 原始模式

UCIe 還定義了 CXL 協(xié)議和 PCI Express 協(xié)議的原始模式。這些模式適用于 UCIe 流量在光纖鏈路上運行時的重定時器應(yīng)用。在重定時器模式下，延遲和錯誤率不由 UCIe 鏈路本身定義，并且假設(shè)協(xié)議層將處理所有糾錯機制，包括 CRC、重試和可能的 FEC。晶粒間適配器層不會將 CRC 代碼添加到協(xié)議 FLIT 中，也不會檢查是否出錯或在接收器上應(yīng)用重試機制。

協(xié)議層

UCIe 映射 PCI Express 和 CXL 等通用協(xié)議，這樣開發(fā)人員就能夠利用之前在軟件堆棧上的工作，并使用多晶粒架構(gòu)讓采用封裝內(nèi)集成變得更加簡單。UCIe 預(yù)計會在其未來的版本中實現(xiàn)其他協(xié)議映射的標(biāo)準(zhǔn)化。

UCIe 還支持通過流模式映射其他協(xié)議。例如，在流模式下，CXS 或 AXI 橋接到 FDI 接口，支持兩個計算晶粒上的 NoC 架構(gòu)之間的低延遲連接。利用物理層和晶粒間適配器層鏈路管理功能，可以以相同的方式實施其他由用戶定義的協(xié)議。

在實施 UCIe 互連時，架構(gòu)師可以選擇支持這些協(xié)議中的一個或多個。實施多個協(xié)議可增強晶粒在不同用例中的適用性，這在開放式多晶粒系統(tǒng)市場中具有真正的優(yōu)勢。晶粒間適配器層負(fù)責(zé)發(fā)現(xiàn)和選擇在給定互連中使用哪個協(xié)議。

結(jié)語

UCIe 規(guī)范為多晶粒 SoC 設(shè)計人員帶來了極具競爭力的性能優(yōu)勢，包括高能效 (pJ/b)，高邊緣使用效率 (Tbps/mm) 和低延遲 (ns)，支持最受歡迎的 IO 協(xié)議以及任何用戶定義的協(xié)議，與從有機基材到先進硅中介層的各種封裝技術(shù)兼容，并涵蓋接口的所有關(guān)鍵方面（初始化、邊帶、協(xié)議、測試和修復(fù)、糾錯、等等）。

UCIe 的優(yōu)勢使其成為一項非常引人注目的技術(shù)，通過確?；ゲ僮餍?，輕松實現(xiàn)真正開放的多晶粒系統(tǒng)的生態(tài)系統(tǒng)。

UCIe 發(fā)起者勾勒出了一個令人信服的路線圖，以支持行業(yè)的新用例和要求。發(fā)起者預(yù)計 UCIe 會支持更高的數(shù)據(jù)速率和新的協(xié)議、3D 封裝以及多晶粒系統(tǒng)設(shè)計的其他方面，例如外形尺寸、安全性、可測試性，等等。

新思科技提供全面的多晶粒系統(tǒng)解決方案，使設(shè)計人員能夠輕松過渡到多晶粒 SoC 架構(gòu)。

經(jīng)過硅驗證的 IP 產(chǎn)品組合，包括接口 IP、處理器 IP、安全 IP 和測試 IP
適用于 UCIe 和 112G XSR 的完整晶粒間控制器和 PHY IP
完整的 HBM3 控制器和 PHY IP
廣泛的集成支持
統(tǒng)一的 3DIC 探索和設(shè)計基礎(chǔ)架構(gòu)
與代工廠和 OSAT 的生態(tài)系統(tǒng)協(xié)作

原文標(biāo)題：多晶粒SoC成趨勢，UCIe標(biāo)準(zhǔn)助其一臂之力

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