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SVA Assertion有什么優(yōu)勢(shì)?

芯片驗(yàn)證工程師 ? 來(lái)源:芯片驗(yàn)證工程師 ? 作者:芯片驗(yàn)證工程師 ? 2022-12-16 09:37 ? 次閱讀
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簡(jiǎn)單來(lái)說,assertion就是一個(gè)對(duì)于設(shè)計(jì)規(guī)格的check。

如果我們?cè)O(shè)計(jì)正確工作時(shí)需要滿足FRAME_上升沿后的1~2拍會(huì)出現(xiàn)LDP_的下降沿,如下圖所示

4da71332-7ce1-11ed-8abf-dac502259ad0.png

那么SVA語(yǔ)法就可以寫成:

4dcd2db0-7ce1-11ed-8abf-dac502259ad0.png

非常簡(jiǎn)潔高效。

如果只使用Verilog呢?該怎么進(jìn)行這種規(guī)格的檢查呢?

4df2635a-7ce1-11ed-8abf-dac502259ad0.png

在上面的例子中,每次監(jiān)測(cè)到FRAME_就會(huì)啟動(dòng)2個(gè)進(jìn)程(fork-join)。

如果無(wú)法在兩個(gè)時(shí)鐘周期內(nèi)監(jiān)測(cè)到LDP_的下降沿,那么就會(huì)打印FAIL。

語(yǔ)法的最高境界就是自然語(yǔ)言,從這個(gè)角度看SVA這種描述性語(yǔ)言比Verilog這類程序性語(yǔ)言要高效多了。

審核編輯 :李倩

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原文標(biāo)題:SVA Assertion有什么優(yōu)勢(shì)?

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