隨著領(lǐng)先的芯片制造商繼續(xù)將 finFET——以及很快的納米片晶體管——縮小到越來越小的間距，最小的金屬線最終將無法使用銅及其liner和barrier金屬。接下來會(huì)發(fā)生什么？什么時(shí)候發(fā)生？這還有待確定。因?yàn)槟壳翱磥恚卸喾N選擇正在探索中，每一種都有自己的一套權(quán)衡。

自從 IBM 在 1990 年代向業(yè)界介紹采用雙鑲嵌（dual damascene）處理的銅互連以來，半導(dǎo)體行業(yè)一直在利用銅的高導(dǎo)電率、低電阻率和可靠互連的優(yōu)勢(shì)。但隨著電阻和電容的增加，RC 延遲將繼續(xù)顯著影響器件性能。

盡管可以使用雙鑲嵌來集成如釕和鉬這樣的銅替代品，但它們可能更適合金屬蝕刻的減法方案（subtractive schemes），自鋁互連時(shí)代以來，這種方案尚未在邏輯中廣泛使用。盡管如此，領(lǐng)先的設(shè)備制造商和設(shè)備公司正在尋找一些有趣的途徑來獲取這些最低含量的銅。與此同時(shí)，工程師和研究團(tuán)隊(duì)正在進(jìn)一步擴(kuò)展銅線，這提供了迄今為止更實(shí)惠、更有吸引力的路線。

“在過去的 25 年里，雙鑲嵌一直是并且仍然是互連的基礎(chǔ)。但我們看到，由于 RC 延遲的原因，金屬圖案（metal patterning）可能變得相關(guān)，”imec 研究員兼納米互連項(xiàng)目總監(jiān) Zsolt Tokei 說。Imec 的方案稱為 semi-damascene，由于向減法工藝的過渡將是顛覆性的，因此可能會(huì)被逐步引入?！拔覀冋J(rèn)為一開始它會(huì)被用于一層，但后來它會(huì)傳播到幾層。這與自對(duì)準(zhǔn)過孔相（self-aligned vias）結(jié)合，可能還會(huì)改變到線的中間。”

同時(shí)，如果可能的話，系統(tǒng)性能驅(qū)動(dòng)因素使得將存儲(chǔ)設(shè)備轉(zhuǎn)移到生產(chǎn)線后端變得有吸引力。如果并且當(dāng)行業(yè)開始引入具有較低熱預(yù)算的互連工藝時(shí)，內(nèi)存或其他設(shè)備集成等事情就變得可行了。但首先，必須解決擴(kuò)展銅線和引入背面配電方案的直接工程挑戰(zhàn)。

銅還能走多遠(yuǎn)

在 2nm 邏輯節(jié)點(diǎn)，銅線和通孔正在通過創(chuàng)造性的方式延伸。一些最有吸引力的選擇包括限制barrier和liner對(duì)電阻率的影響，方法是使這些薄膜更?。?films thinner）——從化學(xué)氣相沉積 (CVD) 到原子層沉積 (ALD)——或者消除它們，例如，沿垂直方向過孔和線路之間的路徑。

TEL 和 Applied Materials 都提供使用自組裝單分子層 (SAM：self-assembled monolayers) 實(shí)現(xiàn)選擇性沉積的集成工藝。這些使用 CVD 或旋涂薄膜的 SAM 通常有選擇地沉積在金屬上，而不是電介質(zhì)上，因此鈷或釕liners或 ALD Ta/TaN 等barriers會(huì)粘附到所需表面。

在 IITC 的一次演講中，Yuki Kikuchi 及其 TEL 企業(yè)研發(fā)部和 JSR Micro 的同事展示了與使用 JSR 的 SAM 抑制 ALD TaN 相關(guān)的電阻和銅體積的改善，甚至取代了銅阻擋層金屬。對(duì)低 k 電介質(zhì) (2.5) 的最佳選擇性是通過在通孔底部使用一種 SAM (SAM_B)，然后在低 k 上使用另一種材料 (SAM_F) 實(shí)現(xiàn)的（見圖 1）。該流程能夠完全消除通路側(cè)壁（sidewalls）上的釕liner。

圖 1：氫氣預(yù)處理（hydrogen pretreatment）后，自組裝單層 (SAM) 在使用化學(xué)沉積的預(yù)通孔填充過程中充當(dāng)屏障（barrier）。資料來源：IITC 2022

有趣的是，研究人員測(cè)試了一種預(yù)通孔填充（ pre-via-fill）工藝，在這種工藝中，銅填充下方?jīng)]有使用阻擋層 (TaN)，而是在化學(xué)沉積 (ELD) 之后沉積。設(shè)備制造商正在進(jìn)行更廣泛的預(yù)填充通孔測(cè)試，以降低電阻率、確?？煽啃圆⑻岣咩~流的生產(chǎn)率。

微小的過孔是互連鏈中最薄弱的環(huán)節(jié)。Imec 和 Applied Materials 比較了釕、鎢和銅通孔，以了解與在 24nm 通孔中使用鎢或釕的對(duì)比狀況，通過消除銅中的底部 Ta 阻擋層可以獲得哪些電阻優(yōu)勢(shì)（見圖 2）?！瓣P(guān)鍵工藝步驟是在對(duì)通孔底部的裸露銅進(jìn)行原位界面（ in-situ interface ）工程之后，在電介質(zhì)上選擇性 ALD TaN 阻擋層沉積?！眎mec 互連金屬化專家 Marleen van der Veen 說. 該團(tuán)隊(duì)確定通過消除障礙實(shí)現(xiàn)了 20% 的通孔電阻降低。在較小的尺寸下，減少會(huì)更大。

圖 2：比較雙鑲嵌銅參考與選擇性阻擋銅、無阻擋雙鑲嵌釕和混合鎢/銅的單通孔電阻顯示，消除通孔底部的阻擋層有 20% 的好處。資料來源：IITC 2022

拐點(diǎn)：引入減法蝕刻（subtractive etch）

在 2nm 節(jié)點(diǎn)之后的某個(gè)時(shí)候，該行業(yè)可能會(huì)從雙鑲嵌轉(zhuǎn)變?yōu)橐环N減法金屬化（subtractive metallization ）形式。這代表著巨大的變化，而且不會(huì)掉以輕心。

Imec 的減法金屬化版本稱為半鑲嵌，因?yàn)樗鼜臏喜鄣慕殡娢g刻開始，類似于雙鑲嵌。“這是非常大的一步，因?yàn)樗且粋€(gè)新模塊并且存在風(fēng)險(xiǎn)，”imec 的 Tokei 說?！叭缓?，縱橫比可以逐漸增加，在某些時(shí)候可以加入氣隙（air gaps）?！?該工藝使用電介質(zhì) CMP 步驟，類似于在淺溝槽隔離 (STI) 步驟執(zhí)行的電介質(zhì) CMP。

Tokei 預(yù)計(jì)最有可能進(jìn)行四代釕半鑲嵌工藝。之后，二元或三元金屬合金可能會(huì)發(fā)揮作用。“根據(jù)電阻率和其他一些因素，我們已經(jīng)確定了幾個(gè)很好的候選者，但這是非常早期的研發(fā)工作，”他說?！拔覀冇写蠹s六年的時(shí)間來真正縮小到最佳候選的范圍。”

在半鑲嵌中，通孔首先在電介質(zhì)堆疊中形成圖案，然后進(jìn)行釕沉積，這會(huì)溢出特征。然后對(duì)該金屬層進(jìn)行掩蔽和蝕刻以形成與通孔正交的線路層。金屬圖案化后，線路可以填充電介質(zhì)或用于在局部層形成部分氣隙。根據(jù) imec 模擬，該工藝的成本與雙鑲嵌相當(dāng)。

那么銅互連的規(guī)模有多遠(yuǎn)？在與釕的直接比較中，最近的一項(xiàng)研究發(fā)現(xiàn)，就電阻率而言，從銅到釕的交叉點(diǎn)剛好低于 300nm2，約為 17 x 17nm（見圖 3）。

有多種制造氣隙（air gaps）的方法，包括部分間隙填充（gap fill ）或使用sacrificial材料。然而，Tokei 指出，在類似尺寸的晶圓上實(shí)現(xiàn)一致的氣隙深度是一個(gè)行業(yè)挑戰(zhàn)。他強(qiáng)調(diào)，氣隙的形成不需要額外的掩膜層，而是作為加工的一部分形成。此外，必須特別注意散熱，因?yàn)榭諝馐橇淤|(zhì)導(dǎo)體。

圖 3：釕的電阻率在 300nm2 以下低于銅。資料來源：VLSI 2022

過渡到subtractive metallization具有根本優(yōu)勢(shì)，包括不會(huì)因 CMP 和蝕刻而造成介電損壞，能夠采用更高縱橫比的線（降低電阻），以及可能更簡(jiǎn)單的工藝。盡管如此，蝕刻工藝的負(fù)擔(dān)要大得多，尤其是當(dāng) CD 向 10nm 金屬間距發(fā)展時(shí)。

Lam Research 和 imec 探討了與氧基釕蝕刻化學(xué)品相關(guān)的一些挑戰(zhàn)。通常，釕通過濺射（物理氣相沉積或 PVD）沉積，然后在 400°C 左右退火以實(shí)現(xiàn)最低電阻率。Si3N4/TiN 硬掩模（mandrels）中的間隔圖案用于形成緊密尺寸，從中蝕刻 >3 縱橫比的釕線。一個(gè)關(guān)鍵挑戰(zhàn)涉及在硬掩模的側(cè)壁上生長(zhǎng)氧化層，這會(huì)顯著縮小溝槽。實(shí)施高級(jí)清潔步驟和原位等離子清潔（in-situ plasma cleans）以去除殘留物并限制 TiN 底切（undercut）。

對(duì)于 Cl 2 /O 2化學(xué)中的鉬蝕刻，Lam 和 imec 確定主要問題是側(cè)壁鈍化不足（insufficient sidewall passivation）和金屬氧化。該團(tuán)隊(duì)能夠通過在部分鉬蝕刻后沉積薄氧化物來解決這個(gè)問題，他們指出，由于金屬的氧化電位，封裝可能是必要的。

“根據(jù)數(shù)據(jù)，我們?cè)卺懛矫嫒〉玫倪M(jìn)展比在鉬方面取得的進(jìn)展更多，”imec 的 Tokei 說?！般f的一個(gè)問題是氧化，這使得它更適合鑲嵌類型的方法。這對(duì)于中線來說非常有趣，而且它是一種廉價(jià)的金屬。”

工藝建模在幫助建立設(shè)計(jì)規(guī)則、評(píng)估工藝窗口和提高產(chǎn)量方面發(fā)揮著關(guān)鍵作用。Lam計(jì)算產(chǎn)品副總裁大衛(wèi)·弗里德 (David Fried) 表示：“虛擬制造是對(duì)工藝和工藝流程的逐步行為描述，它與關(guān)鍵設(shè)計(jì)信息相結(jié)合，以創(chuàng)建晶圓中發(fā)生的事情的硅精確 3D 模型?！?/p>

例如，Lam 的 Coventor 部門的 SEMulator3D 平臺(tái)被用來評(píng)估 imec 的帶有工藝助推器的半鑲嵌流如何影響金屬間距為 14nm 和 16nm（1.5nm 節(jié)點(diǎn)）的新掩模組的 RC 性能。性能助推器，包括完全自對(duì)準(zhǔn)圖案、高 AR 金屬線和氣隙，都經(jīng)過建模和確認(rèn)。在其他發(fā)現(xiàn)中，模擬器比較了不同的通孔自對(duì)準(zhǔn)方法，以確定哪種方法在 10 納米和 7 納米節(jié)點(diǎn)上實(shí)現(xiàn)了最寬的覆蓋公差。

“因?yàn)檫@些模型必須精確到硅，我們?cè)谛?zhǔn)技術(shù)上花費(fèi)了大量時(shí)間，”Fried 說?！巴ㄟ^我們的基線流程模型，我們使用機(jī)器學(xué)習(xí)技術(shù)對(duì)流程模型進(jìn)行多元非線性優(yōu)化，從而創(chuàng)建該流程的可視化表示。當(dāng)它被校準(zhǔn)到過程空間中的多個(gè)點(diǎn)時(shí)，它就可以預(yù)測(cè)過程窗口的其余部分。”

連接背面電源

背面電源傳輸 (BPD) 是一種從晶圓背面向晶體管傳輸電源的創(chuàng)新方式，釋放了正面互連以僅傳輸信號(hào)。這緩解了擁堵，領(lǐng)先的芯片制造商將在 2nm 節(jié)點(diǎn)上實(shí)施它。Lam Research 的高級(jí)工程總監(jiān) Tom Mountsier 說：“利用晶圓背面進(jìn)行配電可以有效地增加芯片的功能面積，而不會(huì)增加其占地面積?！?/p>

“背面電源集成的最大挑戰(zhàn)之一是電連接晶圓的正面和背面。這就是 TSV 的用武之地，”Mountsier 說，并指出芯片制造商正在評(píng)估不同的集成方案。所有選項(xiàng)都涉及蝕刻和金屬填充。

最具挑戰(zhàn)性的方案涉及到源極外延的直接背面接觸。“通孔將很小，縱橫比很高，”他說?！澳€需要與外延層進(jìn)行低電阻接觸，就像在正面對(duì)源極/漏極接觸所做的那樣。因此，填充鎢或鉬可能是可能的選擇。由于重大的集成挑戰(zhàn)，例如將背面接觸與正面外延對(duì)齊，以及在降低的溫度（400°C 或更低）下在金屬和外延之間進(jìn)行歐姆接觸，實(shí)施將需要時(shí)間。”

Lam 的高級(jí)半導(dǎo)體工藝工程師 Assawer Soussou 總結(jié)道：“背面電源傳輸以工藝復(fù)雜性為代價(jià)實(shí)現(xiàn)了技術(shù)優(yōu)勢(shì)?！?/p>

電力輸送也已成為企業(yè)封裝方面的熱門話題?！白罱?，人們對(duì)光子學(xué)很感興趣，尤其是聯(lián)合封裝光學(xué)器件，”ASE 銷售和營(yíng)銷高級(jí)副總裁 Yin Chang 說?！斑@大大增加了數(shù)據(jù)傳輸?shù)膸?。許多公司都在通過基板承載多少帶寬方面遇到了限制，如果您無法滿足這些要求，那么光子學(xué)確實(shí)是唯一的選擇。所以基板真的變成了一個(gè)電力傳輸系統(tǒng)。”

結(jié)論

目前，雙鑲嵌銅的間距已擴(kuò)展到 20 納米，但即將徹底改變涉及釕或其他替代金屬的減法方案。就電阻率而言，隨著功能下降到 17 x 17nm 以下，領(lǐng)先的設(shè)備制造商正在接近，釕變得很有吸引力。公司可以在為重大轉(zhuǎn)型做準(zhǔn)備的同時(shí)，使用barrierless via bottoms 獲得額外收益。

審核編輯 ：李倩