分辨率優(yōu)于16位的高精度快速模數(shù)轉(zhuǎn)換器（ADC）的交流性能測(cè)試和驗(yàn)證需要能夠覆蓋至少0 kHz至20 kHz音頻帶寬的近乎完美的正弦波發(fā)生器。通常，使用昂貴的實(shí)驗(yàn)室儀器來執(zhí)行這些評(píng)估和表征，例如Audio Precision的音頻分析儀AP27xx或APx5xx系列。大多數(shù)情況下，具有24位或更高尺寸的現(xiàn)代高速SAR和寬帶Σ-Δ型ADC具有單電源和全差分輸入，因此要求用于DUT的信號(hào)源具有直流和交流精度，同時(shí)提供全差分輸出（180°異相）。同樣，該交流發(fā)生器的噪聲和失真電平應(yīng)遠(yuǎn)優(yōu)于這些ADC的規(guī)格，因此本底噪聲電平遠(yuǎn)低于–140 dBc，失真低于–120 dBc，輸入音調(diào)頻率為1 kHz或2 kHz，根據(jù)大多數(shù)供應(yīng)商規(guī)格，最高可達(dá)20 kHz。適用于高分辨率寬帶ADC的典型臺(tái)架測(cè)試設(shè)置的典型配置如圖1所示。最關(guān)鍵的組件是正弦波發(fā)生器（單音或多音），在這里，基于軟件的直接數(shù)字頻率合成器（DDS）可以提供充分的靈活性，具有極精細(xì)的頻率分辨率和時(shí)鐘與數(shù)據(jù)采集系統(tǒng)的時(shí)鐘同步，以執(zhí)行相干采樣以避免泄漏和FFT窗口濾波。

圖1.基于 IEEE 1241 標(biāo)準(zhǔn)的典型 ADC （ac） 測(cè)試設(shè)置的處理鏈。DDFS 使整個(gè)測(cè)量系統(tǒng)完全數(shù)字化，具有許多優(yōu)點(diǎn)，包括完全的靈活性和相干采樣采集。

只需音頻精密分析儀的一小部分成本，就可以設(shè)計(jì)出基于直接數(shù)字頻率合成（DDFS）原理的非常精確的正弦波發(fā)生器，但在浮點(diǎn)DSP處理器（如SHARC處理器）上通過軟件實(shí)現(xiàn)。相當(dāng)快的浮點(diǎn)DSP將滿足實(shí)時(shí)期望，并滿足所有算法和處理?xiàng)l件，以實(shí)現(xiàn)最先進(jìn)的SAR ADC設(shè)置的失真和噪聲性能水平。利用用于NCO相位累加的32位或64位定點(diǎn)格式的SHARC內(nèi)核架構(gòu)的全字?jǐn)?shù)據(jù)長(zhǎng)度，以及執(zhí)行正弦近似函數(shù)和用于整形頻譜的數(shù)字濾波器的專有40位浮點(diǎn)擴(kuò)展精度，與用于 信號(hào)重建。

直接數(shù)字頻率合成

數(shù)字信號(hào)發(fā)生器合成器專利于1970年4月由Joseph A. Webb提交1描述了什么可以被認(rèn)為是DDS機(jī)制的基礎(chǔ)，只需使用幾個(gè)數(shù)字邏輯模塊即可生成各種類型的模擬波形，包括正弦波。然后，在1971年初，經(jīng)常被引用的參考論文來自Tierney等人。2通過深化正交生成的DDS運(yùn)算及其對(duì)采樣系統(tǒng)理論的局限性（字截?cái)嗪皖l率規(guī)劃）發(fā)表了直接數(shù)字頻率生成。實(shí)際實(shí)現(xiàn)開始出現(xiàn)，主要依賴于分立標(biāo)準(zhǔn)邏輯IC，如TTL 74xx或ECL 10K系列。不到10年后，斯坦福電信、高通、普萊西和ADI等公司推出了AD9950和AD9955等完全集成的解決方案。邏輯IC的架構(gòu)基于查找表（LUT），旨在實(shí)現(xiàn)最佳速度、功耗和成本權(quán)衡，以確保在有限的相位、頻率和幅度分辨率下進(jìn)行相位到正弦幅度的轉(zhuǎn)換。如今，ADI公司仍然是DDS獨(dú)立集成電路的最大、或許也是最獨(dú)特的供應(yīng)商，而當(dāng)前的數(shù)控振蕩器（NCO）往往集成在AD9164或AD9174等RF DAC中。盡管這些器件在多GHz帶寬下具有令人印象深刻的噪聲和線性度性能，但它們都不適合測(cè)試LTC2378-20、AD4020或AD7768等中等速度、高分辨率ADC。

與傳統(tǒng)的基于 PLL 的頻率合成器相比，NCO 和 DDS 以其非常精細(xì)的頻率分辨率、快速的敏捷性以及具有完美正交的正弦/余弦生成容易而聞名。它們還因其寬帶寬覆蓋范圍和直流精度而備受推崇。其工作原理受數(shù)字信號(hào)處理和采樣系統(tǒng)理論的支配，其數(shù)字性質(zhì)允許對(duì)輸出信號(hào)的相位、頻率和幅度進(jìn)行完全數(shù)字化和獨(dú)立的控制。圖2的框圖描述了傳統(tǒng)DDS的架構(gòu)，它由三個(gè)主要功能組成：

N位相位累加器;

一種相位-正弦振幅轉(zhuǎn)換器，其特征在于W位截?cái)嗟南辔惠斎胱?

D位DAC及其相關(guān)的重建濾波器。

圖2.NCO的主要功能部分與完整的直接數(shù)字合成器區(qū)別開來，其中包括重建DAC及其相關(guān)的AAF。NCO 部分可用于測(cè)試或激勵(lì) DAC。

相位累加器圍繞一個(gè)簡(jiǎn)單的N位加法器構(gòu)建，該加法器與寄存器相結(jié)合，寄存器的內(nèi)容以采樣時(shí)鐘F的速率更新時(shí)鐘輸入相位增量 Δθ，通常也稱為頻率調(diào)諧字 （FTW）。累加器可以周期性地溢出，并像采樣時(shí)鐘或參考時(shí)鐘F之間的小數(shù)分頻器一樣工作時(shí)鐘和 DDS 輸出頻率 F外，或者像變速箱一樣，分頻比等于：

溢出速率給出了生成波形的輸出頻率，使得：

其中 0 ≤ FTW ≤ 2N–1.由于分頻器效應(yīng)，參考或采樣的貢獻(xiàn)fSNCO輸出端的時(shí)鐘相位噪聲將降低

相位累加器寄存器的輸出表示所生成波形的當(dāng)前相位。然后，借助相位到正弦或相到余弦映射器引擎，每個(gè)離散累加器輸出相位值被轉(zhuǎn)換為幅度正弦或余弦數(shù)據(jù)或樣本。此功能通常通過存儲(chǔ)在LUT（ROM）中的三角函數(shù)值來實(shí)現(xiàn)，有時(shí)通過執(zhí)行正弦近似算法或兩者的組合來實(shí)現(xiàn)。相位-正弦幅度轉(zhuǎn)換器的輸出饋入DAC，DAC在濾波之前產(chǎn)生量化和采樣正弦波，以平滑信號(hào)并避免頻譜混疊。DAC有限分辨率施加的幅度量化對(duì)本底噪聲和合成器的信噪比（SNR）施加了理論限制。此外，作為混合信號(hào)器件，DAC由于其INL、DNL、壓擺率、毛刺和建立時(shí)間特性而表現(xiàn)出一大堆直流和交流非線性，這些特性會(huì)產(chǎn)生雜散音并降低正弦波發(fā)生器的整體動(dòng)態(tài)范圍。

基于圖2架構(gòu)的實(shí)際正弦波形發(fā)生器實(shí)現(xiàn)主要區(qū)別在于相位幅度轉(zhuǎn)換器模塊，由于數(shù)字無線電應(yīng)用的市場(chǎng)導(dǎo)向，該模塊通常針對(duì)速度和功耗進(jìn)行優(yōu)化，而不是高精度。實(shí)現(xiàn)相位-正弦幅度轉(zhuǎn)換器的最簡(jiǎn)單方法是使用ROM通過一對(duì)一映射存儲(chǔ)正弦值。不幸的是，LUT 的長(zhǎng)度呈指數(shù)級(jí)增長(zhǎng)（2N），相位累加器的寬度為N，波表數(shù)據(jù)字精度為線性。 不幸的是，減小累加器尺寸或截?cái)嗥漭敵龅臋?quán)衡會(huì)導(dǎo)致頻率分辨率的損失和SFDR的嚴(yán)重退化。結(jié)果表明，由相位或幅度量化引起的雜散遵循–6 dB/位的關(guān)系。由于通常需要大N來實(shí)現(xiàn)精細(xì)的頻率調(diào)諧，因此已經(jīng)推廣了幾種技術(shù)來限制ROM尺寸，同時(shí)保持足夠的雜散性能。通常使用簡(jiǎn)單的壓縮方法，利用正弦或余弦函數(shù)的四分之一波對(duì)稱性將相位參數(shù)范圍減小4。為了進(jìn)一步縮小范圍，相位累加器輸出的殘酷截?cái)嗍鞘聦?shí)上的方法，盡管它確實(shí)引入了雜散諧波。盡管如此，由于精細(xì)的頻率分辨率要求、內(nèi)存大小和成本妥協(xié)，始終采用這種方法。已經(jīng)提出了各種角度分解方法，以降低基于LUT的方法的內(nèi)存需求。結(jié)合使用各種類型的分割、線性或多項(xiàng)式插值的幅度壓縮，其想法是精確地近似正弦函數(shù)的第一象限，或者在需要正弦和余弦函數(shù)的 I/Q 合成的情況下，精確地接近 [0， π/4] 區(qū)間。同樣，基于角度旋轉(zhuǎn)的算法有效地支持了沒有ROM LUT的復(fù)雜信號(hào)生成，只需在逐次逼近方案中進(jìn)行移位和加法操作。這種方法以流行的CORDIC為代表，當(dāng)硬件乘法器不可用或出于速度或成本考慮應(yīng)最小化實(shí)現(xiàn)功能所需的門數(shù)（在FPGA或ASIC中）時(shí)，通常比其他方法更快。相反，當(dāng)硬件乘法器可用時(shí)（DSP微處理器中總是如此），使用插值方法和完整的多項(xiàng)式計(jì)算（例如泰勒級(jí)數(shù)展開）進(jìn)行表查找時(shí)，切比雪夫多項(xiàng)式比CORDIC更快，尤其是在必須高精度的情況下。

在軟件中實(shí)現(xiàn)高精度 NCO。

構(gòu)建具有與最佳模擬振蕩器相似或更好的失真性能的高精度交流音發(fā)生器，如最著名的惠普分析儀或應(yīng)用筆記 AN-132 中所述3即使專用于音頻頻譜（直流至20 kHz范圍），也不是一件小事。然而，如前所述，完整的軟件實(shí)現(xiàn)，使用嵌入式處理器的足夠算術(shù)精度執(zhí)行相位計(jì)算（ωt）和正弦函數(shù)（sin（ωt））近似，當(dāng)然可以幫助最大限度地減少量化副作用，噪聲和由此產(chǎn)生的雜散。這意味著圖2中的所有NCO功能塊都轉(zhuǎn)換為代碼行（無VHDL?。?，以實(shí)現(xiàn)滿足實(shí)時(shí)約束的軟件版本，以確保最小采樣率和所需的頻率帶寬。

對(duì)于相位到正弦幅度轉(zhuǎn)換引擎，完整的LUT方案或任何變化都需要太多的內(nèi)存或太多的插值操作才能實(shí)現(xiàn)完美的正弦一致性。相反，正弦近似的多項(xiàng)式方法允許使用成本非常低的通用DSP，從而提供了非常好的復(fù)雜度與精度權(quán)衡。多項(xiàng)式級(jí)數(shù)擴(kuò)展也非常有吸引力，因?yàn)樗鄬?duì)簡(jiǎn)單，并且能夠在選擇冪級(jí)數(shù)類型時(shí)提供充分的靈活性，為給定精度定制算法。它不需要大的內(nèi)存空間，少于100行SHARC DSP裝配線，只需要幾個(gè)RAM位置來存儲(chǔ)多項(xiàng)式系數(shù)和變量，因?yàn)檎抑祪H在采樣時(shí)計(jì)算。

首先，正弦近似函數(shù)的明顯選擇是使用具有適當(dāng)順序的直泰勒/麥克勞林冪級(jí)數(shù)來滿足目標(biāo)精度。但是，由于冪級(jí)數(shù)往往會(huì)在端點(diǎn)上失去有效性，因此在執(zhí)行任何多項(xiàng)式計(jì)算之前，必須將參數(shù)輸入范圍減小到較小的間隔。如果不減少參數(shù)范圍，函數(shù)域（如 [–π， +π] ）上的高精度只能通過非常高階多項(xiàng)式來支持。因此，需要將一些變換應(yīng)用于初等函數(shù)以獲得簡(jiǎn)化的參數(shù)，例如 sin（|x|） = sin（f + k × π/2） 和 sin（f） = sin（x – k × π/2） 為 0 ≤f<π/2。因此，三角函數(shù)應(yīng)格外小心，以避免減法抵消，這將導(dǎo)致精度嚴(yán)重?fù)p失并產(chǎn)生災(zāi)難性結(jié)果，尤其是在算術(shù)精度較差的情況下。在我們的例子中，當(dāng)相位輸入很大或接近π/2的整數(shù)倍時(shí)，可能會(huì)發(fā)生這種情況。

除了周期性和模-2π重復(fù)之外，sin（x）函數(shù)的對(duì)稱性質(zhì)還可以用于進(jìn)一步縮小近似范圍。鑒于正弦函數(shù)在區(qū)間 [0， 2π] 的點(diǎn) x = π 上是反對(duì)稱的，因此可以使用以下關(guān)系：

將范圍減小到 [0， π]。以同樣的方式，sin（x） 顯示了區(qū)間 [0， π] 由 x = π/2 定義的直線的對(duì)稱性，使得：

對(duì)于區(qū)間 [0， π/2] 中的 x，這進(jìn)一步減小了角度輸入近似范圍。進(jìn)一步將參數(shù)簡(jiǎn)化為較小的區(qū)間（如 [0， π/4] 以提高精度是沒有效率的，因?yàn)樗枰瑫r(shí)計(jì)算正弦和余弦函數(shù)，這是由共同三角關(guān)系決定的：sin（a+b） = sin（a） × cos（b） + cos（a） × sin（b），這對(duì)于生成正交音來說是值得的。

ADI公司的ADSP-21000系列應(yīng)用手冊(cè)第1卷介紹了一種幾乎理想的（用于嵌入式系統(tǒng)）正弦逼近函數(shù)，該函數(shù)基于為首款A(yù)DI DSP浮點(diǎn)處理器（即ADSP-21020）編寫的優(yōu)化功率級(jí)數(shù)，該處理器基本上是一個(gè)SHARC內(nèi)核。sin（x） 的這種實(shí)現(xiàn)依賴于 Hart 等人發(fā)表的最小最大多項(xiàng)式近似。4并由科迪和韋特改進(jìn)5用于浮點(diǎn)運(yùn)算，以減輕舍入誤差并避免發(fā)生前面提到的取消。最小最大值方法依賴于切比雪夫多項(xiàng)式和雷梅茲交換算法來確定所需最大相對(duì)誤差的系數(shù)。如圖 3 中的 MATLAB 所示，與七階泰勒多項(xiàng)式的泰勒相比，設(shè)置系數(shù)的微小變化會(huì)導(dǎo)致極小最大值的精度顯著提高。?6為了獲得最佳精度與速度權(quán)衡，此正弦近似函數(shù)的角度輸入范圍縮小到[–π/2至+π/2]間隔，并且軟件例程包括一個(gè)高效的范圍縮小濾波器，約占總“正弦”子程序執(zhí)行時(shí)間的30%。

圖3.與在 0 左右定義的 Taylor-MacLaurin 方法不同，最小最大值正弦近似方法最小化并均衡了 [–π/2 至 +π/2] 區(qū)間內(nèi)的最大相對(duì)誤差。

雖然所有的計(jì)算都可以用32位定點(diǎn)算法執(zhí)行，但數(shù)學(xué)計(jì)算最常見和最方便的格式，特別是在處理長(zhǎng)數(shù)時(shí)，多年來一直是IEEE 754浮點(diǎn)標(biāo)準(zhǔn)。作為DSP VLSI芯片制造商，ADI公司從一開始就率先推出了IEEE 754-1985標(biāo)準(zhǔn)。當(dāng)時(shí)，根本沒有單芯片浮點(diǎn)DSP處理器，只有簡(jiǎn)單的浮點(diǎn)乘法器和ALU計(jì)算IC，例如ADSP-3212和ADSP-3222。這種格式取代了計(jì)算機(jī)行業(yè)的大多數(shù)專有格式，并成為所有SHARC DSP處理器的原生格式，包括單精度32位、擴(kuò)展精度40位，以及最近ADSP-SC589和ADSP-SC573的雙精度64位。

SHARC 40 位擴(kuò)展單精度浮點(diǎn)格式及其 32 位尾數(shù)提供足夠的精度 （u 2–32） 對(duì)于這個(gè)正弦波生成應(yīng)用程序并保持相等，Cody 和 Waite 表明 15千階多項(xiàng)式適用于 32 位的總體精度，在 [0 到 +π/2] 輸入域上均勻分布誤差。最小化操作次數(shù)并保持準(zhǔn)確性的最后一個(gè)調(diào)整是實(shí)現(xiàn)多項(xiàng)式計(jì)算的霍納規(guī)則，這是一種快速冪法，用于評(píng)估一個(gè)點(diǎn)的多項(xiàng)式，例如：

R1 到 R7 是多項(xiàng)式級(jí)數(shù)的 Cody 和 Waite 系數(shù)，只需要 8 次乘法和 7 次加法即可計(jì)算任何輸入?yún)?shù) ε[0， π/2] 的正弦函數(shù)。以匯編子例程形式編寫的完整 sin（x） 近似代碼在 SHARC 處理器上以大約 22 個(gè)內(nèi)核周期執(zhí)行。原始程序集子例程經(jīng)過修改，以便在獲取 40 位多項(xiàng)式浮點(diǎn)系數(shù)時(shí)同時(shí)執(zhí)行雙內(nèi)存訪問，以節(jié)省六個(gè)周期。

NCO 64 位相位累加器本身正在利用雙精度 2 補(bǔ)碼分?jǐn)?shù)格式的 SHARC 32 位 ALU 來執(zhí)行。一個(gè)完整的相位累加器執(zhí)行和內(nèi)存更新需要 11 個(gè)內(nèi)核周期，因此，每個(gè) NCO 輸出樣本在大約 33 個(gè)內(nèi)核周期內(nèi)生成。

圖4中的圖表顯示了基于DSP的軟件NCO的功能塊實(shí)現(xiàn)，并參考了每個(gè)階段的算術(shù)格式精度。此外，信號(hào)模擬重建需要一個(gè)或兩個(gè)DAC及其模擬抗混疊濾波器電路，并實(shí)現(xiàn)完整的DDFS。處理鏈的關(guān)鍵要素是：

64位相位累加器（帶溢流的SHARC ALU雙精度加法）;

64位小數(shù)定點(diǎn)到40位FP轉(zhuǎn)換模塊;

范圍縮小塊 [0 到 + π/2] 和象限選擇（科迪和韋特）;

用于相位到幅度轉(zhuǎn)換的正弦近似算法（Hart）;

–1.0 至 +1.0 范圍內(nèi)的 sin（x） 重建和歸一化階段;

LP FIR 濾波器和 sin（x）/x 補(bǔ)償（如有必要）;

以及 40 位 FP 到 D 位定點(diǎn)轉(zhuǎn)換和縮放功能，以適應(yīng) DAC 數(shù)字輸入。

圖4.DDS軟件簡(jiǎn)化框圖給出了數(shù)據(jù)算術(shù)格式和處理元件之間各種量化步驟的位置。

可以在NCO的輸出端放置一個(gè)可選的數(shù)字低通濾波器，以消除可能在目標(biāo)頻帶中折疊的任何雜散和噪聲?；蛘撸摓V波器可以提供插值和/或反sin（x）/x頻率響應(yīng)補(bǔ)償，具體取決于為模擬重建選擇的DAC。這種低通FIR濾波器可以使用MATLAB濾波器設(shè)計(jì)器工具進(jìn)行設(shè)計(jì)。例如，假設(shè)采樣頻率為48 kSPS，直流至20 kHz帶寬，帶內(nèi)紋波為0.0001 dB，帶外衰減為–150 dB，則可以使用40位浮點(diǎn)系數(shù)實(shí)現(xiàn)高質(zhì)量的等紋波濾波器。由于只有 99 個(gè)濾波器系數(shù)，其總執(zhí)行時(shí)間將在單指令、單數(shù)據(jù) （SISD） 單計(jì)算單元模式下消耗約 120 個(gè) SHARC 內(nèi)核周期。數(shù)字濾波后，DMA使用其中一個(gè)DSP同步串行端口將計(jì)算出的樣本對(duì)發(fā)送到DAC。為了獲得更好的速度性能，還可以使用大型乒乓內(nèi)存緩沖區(qū)鏈接 DMA 操作，以支持按塊操作進(jìn)行處理。例如，塊數(shù)據(jù)大小可以等于 FIR 數(shù)據(jù)延遲線的長(zhǎng)度。

NCO 的最終調(diào)整以實(shí)現(xiàn)最佳 SFDR

如前所述，NCO受到雜散的影響主要是由于相位累加器輸出的截?cái)啵约霸谳^小程度上，由于通過計(jì)算或制表獲得的正弦值進(jìn)行的幅度量化。相位截?cái)嘁鸬恼`差通過相位調(diào)制（鋸齒波）在載波頻率附近產(chǎn)生雜散，而正弦幅度量化會(huì)導(dǎo)致諧波相關(guān)的雜散，盡管長(zhǎng)期以來被認(rèn)為是隨機(jī)誤差和噪聲。今天，相位累加器的操作在數(shù)學(xué)上是完美的，如技術(shù)論文中所述。7來自亨利·T·尼古拉斯和H·薩繆利。經(jīng)過徹底分析后，提出了一個(gè)模型，使得相位累加器被認(rèn)為是離散相位采樣置換發(fā)生器，從中可以預(yù)測(cè)頻率雜散。無論相位累加器參數(shù)（M、N、W）如何，相序的長(zhǎng)度都等于

（其中GCD是最大公約數(shù)）由頻率調(diào)諧字M的最右邊位位置L決定，如圖4所示。因此，L 的值定義了序列類，每個(gè)序列類共享自己的一組相位分量，但根據(jù)

率。這些在時(shí)域中生成的截?cái)嘞辔粯颖拘蛄杏糜谕ㄟ^DFT確定頻域中每條雜散線的相應(yīng)位置和幅度。這些序列還表明，M（FTW）的奇數(shù)值表現(xiàn)出最低頻率雜散的幅度，并建議對(duì)相位累加器進(jìn)行簡(jiǎn)單的修改，只需在FTW中添加1 LSB即可滿足這些最小條件。這樣，相位累加器輸出序列被強(qiáng)制始終具有相同的 2N相位元素，無論相位累加器的M值和初始內(nèi)容如何。然后，最差雜散音幅度的電平降低3.922 dB，等于SFDR_min（dBc）= 6.02 × W。Nicholas改進(jìn)的相位累加器為NCO帶來了幾個(gè)好處，因?yàn)槭紫人薋TW最右邊太接近其MSB（FMCW應(yīng)用中的頻率掃描）的情況，其次，它使雜散的幅度與頻率調(diào)諧字M無關(guān)。通過在采樣率f下切換ALU LSB，可以在軟件中輕松實(shí)現(xiàn)此修改S，可以模擬相位累加器的相同行為，就像將FTW LSB設(shè)置為邏輯1一樣。當(dāng)相位累加器大小N = 64位時(shí)，1/2 LSB偏移可以被認(rèn)為是關(guān)于所需頻率F精度的可忽略不計(jì)的誤差外.

圖5.FTW 最右邊的非零位的位置設(shè)置了理論上的 SFDR 最壞情況水平。尼古拉斯修改的相位累加器解決了N的任何值的問題，并使NCO的SFDR最大化。

輸出相位字W為32位時(shí)，相位截?cái)鄬?dǎo)致的最大雜散幅度被限制在–192 dBc！正弦采樣值的有限量化也會(huì)導(dǎo)致另一組頻率雜散，它通常被認(rèn)為是噪聲，并通過眾所周知的關(guān)系SNR進(jìn)行估計(jì)q（分貝） = 6.02 × D + 1.76。由于相位-正弦幅度轉(zhuǎn)換算法級(jí)的近似誤差，必須將其添加到寄生元件中，但是，考慮到在選擇相位-正弦近似算法和計(jì)算精度時(shí)非常謹(jǐn)慎，該誤差被認(rèn)為是可以忽略不計(jì)的。

這些結(jié)果表明，我們的軟件正弦NCO的線性度和噪聲都處于理論水平，遠(yuǎn)遠(yuǎn)超出了測(cè)試市場(chǎng)上大多數(shù)高精度ADC所需的閾值。信號(hào)鏈中最后一個(gè)但最關(guān)鍵的元件還有待找到：重建DAC及其互補(bǔ)模擬抗混疊濾波器以及相關(guān)的驅(qū)動(dòng)器電路，這些電路很容易滿足預(yù)期的性能水平。

重建DAC：事情的致命弱點(diǎn)！

第一個(gè)誘惑是選擇在非線性誤差（INL和DNL）方面具有最佳規(guī)格的高精度DAC，例如出色的AD5791，這是一款20位精度的DAC。但它的分辨率只有20位，其R-2R架構(gòu)不利于信號(hào)的重建，尤其是非常純正弦曲線的產(chǎn)生，因?yàn)樗谳斎氪a轉(zhuǎn)換期間有很大的毛刺。圍繞二進(jìn)制加權(quán)電流發(fā)生器或電阻網(wǎng)絡(luò)構(gòu)建的傳統(tǒng)DAC架構(gòu)對(duì)數(shù)字饋通和數(shù)字開關(guān)損傷（如外部或內(nèi)部時(shí)序偏斜以及數(shù)字輸入位的其他開關(guān)不對(duì)稱）很敏感，特別是在導(dǎo)致能量變化的主要轉(zhuǎn)換期間。這會(huì)引起與代碼相關(guān)的瞬變，從而產(chǎn)生高振幅的諧波雜散。

在20+位分辨率下，使用外部超線性快速采樣保持放大器來消除DAC輸出的毛刺沒有多大幫助，因?yàn)樗鼤?huì)在數(shù)十個(gè)LSB中產(chǎn)生自己的瞬變，并且由于重新采樣而引入群延遲非線性。對(duì)于信號(hào)重建，主要是在通信應(yīng)用中，通過使用分段架構(gòu)來解決毛刺問題，該架構(gòu)將完全解碼的部分混合用于MSB，二進(jìn)制加權(quán)元素用于最低有效位。遺憾的是，目前沒有超過16位精度的商用DAC。與NCO完全可預(yù)測(cè)的行為不同，DAC誤差很難準(zhǔn)確估計(jì)和仿真，特別是當(dāng)制造商的動(dòng)態(tài)規(guī)格相當(dāng)弱或不存在時(shí)，除了專用于音頻應(yīng)用的DAC或ADC。因此，插值過采樣和多位Σ-Δ DAC似乎是唯一足以勝任這項(xiàng)工作的解決方案。這些先進(jìn)的轉(zhuǎn)換器具有高達(dá) 32 位的分辨率、超低失真和高 SNR，是中低帶寬信號(hào)重建的最佳候選者。為了在音頻頻譜或稍寬的頻段（20 kHz或40 kHz帶寬）內(nèi)獲得最佳噪聲和失真性能，ADI公司產(chǎn)品組合中最好的Σ-Δ型DAC是AD1955音頻立體聲DAC，盡管其分辨率限制為24位，但它仍然是市場(chǎng)上最好的音頻DAC之一。

這款音頻DAC于2004年推出，基于多位Σ-Δ調(diào)制器和過采樣技術(shù)，并輔以各種技巧，以減輕失真和這種轉(zhuǎn)換原理固有的其他困擾。8

即使在今天，AD1955也擁有同類產(chǎn)品中最好的插值LP FIR濾波器之一。它具有非常高的阻帶衰減 （≈–120 dB） 和非常低的帶內(nèi)紋波 （≈±0.0001 dB）。其兩個(gè)（左聲道和右聲道）DAC的工作頻率最高可達(dá)200 kSPS，但最佳交流性能是在48 kSPS和96 kSPS下實(shí)現(xiàn)的，其動(dòng)態(tài)范圍和立體聲模式下的SNR均為典型的EIAJ標(biāo)準(zhǔn)、A加權(quán)、120 dB數(shù)字。在單聲道模式下，兩個(gè)通道同時(shí)異相組合，預(yù)計(jì)性能將提高3 dB。但是，對(duì)于寬帶應(yīng)用，這些規(guī)格有些不切實(shí)際，因?yàn)樗鼈兪呛铣傻?，并且僅限于20 Hz至20 kHz帶寬。20 kHz以上不考慮帶外噪聲和雜散，部分原因是EIAJ標(biāo)準(zhǔn)、A加權(quán)濾波器和音頻行業(yè)規(guī)范定義。這種專門用于音頻測(cè)量的帶通濾波器模擬人耳頻率響應(yīng)，與未濾波測(cè)量相比，結(jié)果高出 3 dB。

DDFS硬件演示平臺(tái)：使用AD1955進(jìn)行正弦波重建

完整的DDFS使用兩個(gè)評(píng)估板實(shí)現(xiàn)，一個(gè)支持DSP處理器，另一個(gè)用于使用AD1955 DAC進(jìn)行模擬信號(hào)重建。選擇第二代SHARC ADSP-21161N評(píng)估板是出于可用性原因，以及其易用性和精益配置，適用于任何音頻應(yīng)用。ADSP-21161N仍在生產(chǎn)中，不久前設(shè)計(jì)用于支持工業(yè)、高端消費(fèi)電子和專業(yè)音頻應(yīng)用，提供高達(dá)110 Mips和660 MFlops或220 MMACS/s的能力。與最新一代SHARC處理器相比，ADSP-21161N的不同之處主要在于其短的3級(jí)指令流水線、片內(nèi)1 Mb、僅三端口RAM和一組精簡(jiǎn)的外設(shè)。精密音調(diào)發(fā)生器的最后也是最關(guān)鍵的階段基于AD1955評(píng)估板，該評(píng)估板必須忠實(shí)地從軟件NCO提供的樣本中重建模擬信號(hào)。該評(píng)估板帶有一個(gè)抗混疊濾波器（AAF），該濾波器針對(duì)音頻帶寬進(jìn)行了優(yōu)化，以滿足奈奎斯特準(zhǔn)則，并具有幾個(gè)串行音頻接口以支持PCM/I2除了通常的 S/PDIF 或 AES-EBU 接收器之外，還有 S 和 DSD 數(shù)字流。The PCM/I2S串行鏈路連接器用于將AD1955 DAC板連接到ADSP-21161N EVB的串行端口1和3連接器（J）。兩塊板都可以配置為 I2S PCM 或 DSP 工作模式，采樣速率為 48 kSPS、96 kSPS 或 192 kSPS。DSP串行端口1生成雙通道DAC的數(shù)字輸入接口所需的左右通道數(shù)據(jù)、字選擇或L/R幀同步和SCK位時(shí)鐘信號(hào)。串行端口3僅用于生成DAC主時(shí)鐘MCLK，這是DAC插值濾波器和Σ-Δ調(diào)制器運(yùn)行速度比輸入采樣頻率（48 kSPS）快256倍（默認(rèn)情況下）所必需的。由于所有DAC時(shí)鐘信號(hào)均由DSP生成，因此將電路板原始的低成本愛普生時(shí)鐘振蕩器更改為Crystek的超低噪聲振蕩器CCHD-957。對(duì)于24.576 MHz的輸出頻率，其相位噪聲規(guī)格在1 kHz時(shí)可低至–148 dB/Hz。

在模擬輸出端，必須使用有源I/V轉(zhuǎn)換器將AD1955電流差分輸出保持在恒定共模電壓（典型值為2.8 V），以最大限度地降低失真。AD797等超低失真和超低噪聲高精度運(yùn)算放大器用于此目的，也可用于處理模擬信號(hào)重建。由于兩個(gè)差分輸出由DSP單獨(dú)處理，因此選擇了具有AAF拓?fù)涞牧Ⅲw聲輸出配置，而不是單聲道模式。該AAF是用LTspice XVII模擬的，結(jié)果如圖6所示。由于濾波器的最后一部分是無源濾波器，因此應(yīng)增加一個(gè)有源差分緩沖級(jí)，就像最近推出的ADA4945一樣。這款低噪聲、超低失真、快速建立時(shí)間、全差分放大器是驅(qū)動(dòng)任何高分辨率SAR和Σ-Δ型ADC的近乎完美的DAC伴侶。ADA4945具有相對(duì)較大的共模輸出電壓范圍和出色的直流特性，可提供出色的輸出平衡，有助于抑制偶次諧波失真產(chǎn)物。?

圖6.LTspice仿真AD1955 EVB三階抗混疊濾波器（立體聲配置）的頻率響應(yīng)。

EVB三階濾波器的–3 dB截止頻率為76 kHz，在500 kHz時(shí)衰減僅為–31 dB。帶內(nèi)平坦度非常好，但這種LP濾波器的帶外衰減必須得到認(rèn)真改善，即使僅限于純重建音頻應(yīng)用。這對(duì)于抑制DAC形狀的噪聲以及調(diào)制器時(shí)鐘頻率MCLK是強(qiáng)制性的。根據(jù)軟件DDS對(duì)單音發(fā)生器或任意波形發(fā)生器（用于復(fù)雜波形的AWG）的使用情況，AAF將針對(duì)帶外衰減或群延遲失真進(jìn)行優(yōu)化。作為一個(gè)實(shí)際的例子和比較，老式但著名的SRS DS360超低失真函數(shù)發(fā)生器設(shè)計(jì)有七階Cauer AAF，具有相似的采樣率。信號(hào)重建位于AD1862上，AD1862是一款面向數(shù)字音頻應(yīng)用的串行輸入20位分段R-2R DAC。AD1862能夠支持高達(dá)768 kHz （×16 f）的20位字采樣速率S），并表現(xiàn)出出色的噪聲和線性度規(guī)格。其單端電流輸出使外部I-V轉(zhuǎn)換級(jí)可以選擇使用最佳放大器。

AD1955和SHARC DSP組合針對(duì)多個(gè)高分辨率SAR ADC進(jìn)行了測(cè)試，例如AD4020，中間沒有外部選擇性無源濾波器。默認(rèn)情況下，基本AD4020評(píng)估板除了板載ADA4807驅(qū)動(dòng)器外沒有其他選擇。將ADC輸入偏置在V_REF/2共模電壓的簡(jiǎn)單電路施加了300 Ω的相當(dāng)?shù)偷妮斎胱杩?，需要信?hào)隔離、交流耦合或使用外部差分放大器模塊，如EVAL-ADA4945-1。電路筆記CN-0513中描述的AD4020參考設(shè)計(jì)板是更好的選擇。它包括一個(gè)分立可編程增益儀表放大器（PGIA），可提供高輸入阻抗并接受±5 V差分輸入信號(hào)（G = 1）。雖然這些AD4020板及其SDP-H1控制器缺乏支持相干采樣采集的能力，但它們?cè)试S采樣的波形捕獲長(zhǎng)度不錯(cuò)，范圍可達(dá)1M。因此，具有選擇性窗口的長(zhǎng)FFT是可能的，既能提供良好的頻率分辨率，又能提供低本底噪聲。例如，對(duì)于七項(xiàng)Blackman-Harris窗口，圖7所示的1 Mpts FFT圖說明了AD1955在990.059 Hz產(chǎn)生的正弦波下的失真水平。二次諧波是最大的失真分量和最大的雜散，在350 kHz帶寬內(nèi)為–111.8 dBc。但是，當(dāng)考慮806 kHz的整個(gè)ADC奈奎斯特帶寬時(shí)，SFDR受到DACΣ-Δ調(diào)制器和插值濾波器頻率及其二次諧波（384 kHz和768 kHz）的限制。

圖7.1 M 點(diǎn) FFT 分析顯示，H2 低于 –111 dBc 時(shí)失真相當(dāng)不錯(cuò)，對(duì)于 1 kHz 輸入頻率，10 kHz 至 200 kHz 頻段的雜散最大。本底噪聲約為–146 dBFS。

在相同的條件下，對(duì)老式AD1862進(jìn)行了測(cè)試試驗(yàn)，其表現(xiàn)出略有不同的光譜行為。采用差分配置時(shí)，兩個(gè)時(shí)鐘頻率約為500 kSPS的20位DAC報(bào)告本底噪聲為–151 dBFS，THD為–104.5 dB，正弦輸出電平為12 V p-p，頻率為1.130566 kHz。AD4020奈奎斯特帶寬（806 kHz）上的SFDR接近106 dB，受三次諧波限制。基于兩個(gè)AD743低噪聲FET放大器的DAC重建濾波器與AD1955評(píng)估板的三階濾波器類似，但截止頻率為35 kHz，為–3 dB。

為了使其有效，基于DDS的發(fā)生器需要一個(gè)體面的濾波器，對(duì)于生成的直流至25 kHz CW信號(hào)頻率范圍，該濾波器能夠在約250 kHz下衰減大于100 dB。這可以通過六階切比雪夫甚至六階巴特沃茲LP濾波器來實(shí)現(xiàn)，以獲得完美的帶內(nèi)平坦度。濾波器的階數(shù)將最小化，以限制模擬級(jí)的數(shù)量及其非理想性，如噪聲和失真。

結(jié)論

在標(biāo)準(zhǔn)評(píng)估板上進(jìn)行的初步和開箱即用的測(cè)試表明，基于處理器的DDS技術(shù)可以實(shí)現(xiàn)具有頂級(jí)性能的傳統(tǒng)正弦波CW生成。–120 dBc諧波失真系數(shù)可以通過精心設(shè)計(jì)重建濾波器和模擬輸出緩沖級(jí)來滿足?；贒SP的NCO/DDS不僅限于產(chǎn)生單音正弦波。通過使用具有適當(dāng)截止頻率且無需其他硬件更改的優(yōu)化 AAF（貝塞爾或巴特沃斯），可以將相同的 DSP 和 DAC 組合偽裝成高性能 AWG 以產(chǎn)生任何類型的波形，例如，合成完全可參數(shù)化的多音正弦波，完全控制每個(gè)分量的相位和幅度以進(jìn)行 IMD 測(cè)試。

由于浮點(diǎn)運(yùn)算對(duì)于需要高精度和/或高動(dòng)態(tài)范圍的應(yīng)用至關(guān)重要，因此如今，低成本ADSP-21571或SoC ADSP-SC571（ARM和SHARC）等SHARC+ DSP處理器已成為實(shí)時(shí)處理的事實(shí)標(biāo)準(zhǔn)，總采樣速率高達(dá)10 MSPS。時(shí)鐘頻率為500 MHz，雙SHARC內(nèi)核及其硬件加速器可以提供超過5 Gflops的計(jì)算性能，并提供大量?jī)?nèi)部專用SRAM，這是生成任何類型波形以及復(fù)雜分析處理任務(wù)所需的基本成分。這種類型的應(yīng)用表明，系統(tǒng)地使用硬件可編程解決方案對(duì)于處理精密數(shù)字信號(hào)處理并不是強(qiáng)制性的。浮點(diǎn)處理器及其完整的開發(fā)環(huán)境允許從MATLAB等仿真器輕松快速地移植代碼，并通過ADI公司的CCES和VDSP++ C和C++編譯器及其全套仿真器和實(shí)時(shí)調(diào)試器進(jìn)行快速調(diào)試。

審核編輯：郭婷