該文提出了一種寬帶鎖相環(huán)（PLL）構(gòu)建模塊集成電路（IC），該電路可以適應0.5GHz至9GHz的信號頻率。該設計集成了具有可選分頻比的預分頻器、鑒相器、用于生產(chǎn)測試的壓控振蕩器以及相關電路。該芯片采用Maxim的GST-2雙極線性陣列技術設計，采用16引腳塑料雙列直插式封裝。其結(jié)果是適用于各種PLL系統(tǒng)的低成本寬帶解決方案。

介紹

許多高速PLL設計的發(fā)展重點正在從研究演變?yōu)榻?jīng)濟挑戰(zhàn)。系統(tǒng)設計人員需要高度集成、具有價格競爭力的解決方案。低成本解決方案通常需要使用廉價的塑料封裝，盡管它對高速性能有不利影響。更高的集成度導致更大的功耗，進一步增加了與塑料封裝相關的挑戰(zhàn)。因此，本文描述的PLL構(gòu)建模塊的目標是以低功耗實現(xiàn)寬帶性能，并使性能受封裝限制的影響最小。

設計

PLL構(gòu)建模塊IC可以適應0.5GHz至9GHz的輸入信號頻率范圍，使其適用于大多數(shù)PLL應用，如衛(wèi)星通信系統(tǒng)、高速測量設備和RF數(shù)據(jù)通信。該芯片采用硅雙極技術制造，NPN晶體管fT和 f.max分別等于 24GHz 和 22GHz。為了縮短上市時間，使用了線性陣列。線性陣列類似于門陣列，不同之處在于，線性陣列沒有預先放置用于數(shù)字功能的門，而是具有用于模擬設計的晶體管、電阻器和電容器等預置元件。使用線性陣列可以實現(xiàn)更快的周轉(zhuǎn)時間，但增加的布局寄生效應和固定數(shù)量的元件和元件值可能會阻礙設計人員實現(xiàn)最佳設計。盡管存在這些潛在的限制，但寬帶性能仍然通過精心的布局和創(chuàng)造性設計來實現(xiàn)，這些設計最有效地利用了可用組件。

芯片的框圖如圖1所示。芯片從0.5GHz至9GHz頻率范圍內(nèi)的外部源接收調(diào)制信號。信號通過片內(nèi)鑒相器和片外環(huán)路濾波器鎖相至外部RF輸入。預分頻器分為兩部分：八分頻塊和八分/九分頻塊。VCO、電荷泵和環(huán)路濾波器省略在片外，因此該構(gòu)建模塊可用于各種系統(tǒng)應用。

圖1.PLL構(gòu)建模塊和完整的PLL電路。

八分頻中的觸發(fā)器采用主/從配置，Q-bar輸出反饋到數(shù)據(jù)輸入，使時鐘頻率分頻2倍。八分頻鏈中第一個觸發(fā)器的示意圖如圖2所示。第一個觸發(fā)器的一個特點是包含稱為“?；睢?a href="http://www.brongaenegriffin.com/tags/電流/" target="_blank">電流的電流，記作IK在原理圖中。?；铍娏骺s短了完全切換 Q 的時間9- Q16通過防止晶體管關閉。值約為主差分對電流的 1/10 （ID）的使用。所有八個發(fā)射器跟隨器（Q1- Q8） 對于八分頻中的第一個觸發(fā)器是必需的，因為發(fā)射極跟隨器的低輸出阻抗和高電流驅(qū)動能力提高了切換速率。對于不考慮速度的后續(xù)階段，消除（或減少數(shù)量）發(fā)射極跟隨器，并降低差分對電流以最大限度地降低功耗。

圖2.除以八鏈中第一個觸發(fā)器的示意圖。

這項工作中的鑒相器基于標準設計。鑒相器的框圖如圖3所示。鑒相器有三個輸出：UP、DWN 和 LD。當環(huán)路失鎖時，UP或DWN輸出上會出現(xiàn)不規(guī)則的脈沖序列，具體取決于輸入信號頻率是比參考頻率快還是慢。另一個信號的濾波輸出保持高電平。如果信號頻率和參考頻率相等，則輸出脈沖序列是周期性的，平均值是相位偏移的量度。

圖3.鑒相器框圖。

開發(fā)低成本的PLL構(gòu)建模塊“高速”測試是其生產(chǎn)成功的關鍵。包括一個片內(nèi)高頻（~5GHz）環(huán)形振蕩器。振蕩器的目的是提供一種在近速晶圓或封裝測試期間測試分頻器的方法。VCO是一種環(huán)形振蕩器，它使用插值來增加頻率響應[1]。振蕩器通過外部“使能”引腳單獨供電，該引腳在接地時禁用其工作，并在連接到電源時允許工作。二分頻電路用于將測試輸出信號降低到與低速晶圓測試和芯片分選兼容的頻率。

包裝

PLL構(gòu)建模塊IC要在高頻下成功運行，需要仔細重新設計塑料封裝，如圖4所示。需要絕對最小化接地電感，以實現(xiàn)良好的相位噪聲響應。高頻預分頻器輸入（VRF）需要與鑒相器輸入（REFIN）很好地隔離。SOIC 封裝上的 16 個引腳中有 6 個是接地引腳，它們與焊盤短路。重新加工為要連接的芯片接地和芯片基板提供了一個相對“干凈”的接地點。用四個接地引腳（每側(cè)兩個）包圍高頻輸入信號，改善了輸入信號的隔離。此外，重新加工封裝有助于顯著改善熱阻。封裝的Φja從~100°C/W降低到72°C/W，芯片在所有情況下的最高結(jié)溫都不會超過125°C。

圖4.包裝圖紙。

基于封裝的物理特性，建立了集總參數(shù)封裝模型。圖 5 顯示了該模型，其中包含用于仿真的特定參數(shù)值。（給出的值適用于最短引線長度。高頻輸入信號放置在封裝的中心，以最大限度地減少焊線和引線電感，從而降低耦合并改善匹配。

圖5.封裝模型。

測量結(jié)果

封裝PLL構(gòu)建模塊的最小可檢測輸入信號與輸入頻率的關系如圖6所示。-20dBm或更小的輸入信號足以在很寬的頻率范圍內(nèi)工作。該設計的工作頻率范圍為 0.5GHz 至 9GHz，但在頻率邊界下需要稍大的輸入功率電平。封裝芯片的測量是在-35°C至+90°C的溫度范圍內(nèi)進行的。在較低溫度下，PLL構(gòu)建模塊在給定輸入信號電平下以較高的速度工作，因為晶體管T隨著結(jié)溫的降低而增加。仿真結(jié)果預測了溫度對性能的影響。在每個溫度下，電源在4.5V至5.5V范圍內(nèi)變化。圖6中的數(shù)據(jù)表明，電路的性能與電源電壓相對無關。

圖6.封裝器件在各種電源電壓和溫度下的分壓器靈敏度。

還使用膜探頭測量了未封裝芯片的分壓器靈敏度。圖7所示兩條曲線的相似性顯示了封裝的寬帶性能。高達9GHz的晶圓和封裝測量之間幾乎沒有區(qū)別。

圖7.分壓器靈敏度：標稱條件下封裝和晶圓探針數(shù)據(jù)的比較。（T = 25°C， V抄送= 11V）

驅(qū)動分壓器的輸入緩沖器設計為與50Ω阻抗相匹配。S的測量結(jié)果11圖8所示可以通過了解輸入緩沖器拓撲來解釋。阻抗匹配通過連接在輸入和偏置電壓之間的50Ω內(nèi)部電阻來實現(xiàn)。在非常低的頻率下，偏置電路的阻抗會增加輸入阻抗。偏置節(jié)點處的電容會隨著頻率的增加而降低偏置電路的阻抗。在中頻帶實現(xiàn)良好的匹配。在高頻下，封裝和布局寄生效應開始降低輸入阻抗。顯示的數(shù)據(jù)還反映了SMA連接器的阻抗，這進一步降低了高頻下的性能。優(yōu)于 -5dB 的 S11可以在整個工作頻率頻帶上實現(xiàn)，這足以滿足大多數(shù)閉環(huán)應用的需求。

圖8.封裝PLL構(gòu)建模塊的輸入阻抗。

用于測試目的的片內(nèi)振蕩器的振蕩頻率約為5GHz。該設計沒有針對速度進行優(yōu)化，并且通過這種設計可以實現(xiàn)更高的頻率。在100kHz失調(diào)頻率下，測得的相位噪聲為-69dBc/Hz。

鑒相器在分壓器的整個范圍內(nèi)正常工作。輸出為帶外部負載的集電極開路。對于150Ω負載，UP和DWN引腳上的輸出電壓為1.1V。LD輸出在負載500Ω電阻時可實現(xiàn)2V擺幅。所需的最小基準輸入信號為-18dBm （匹配至50Ω），可承受高達+10dBm的電壓。

電路芯片尺寸為 70 mil x 75 mil。大約 85% 的線性陣列用于 PLL 構(gòu)建模塊的設計。標稱條件下的功耗（T = 25°C 和 V抄送= 5V）約為500mW。

結(jié)論

本文描述的設計是一個寬帶PLL構(gòu)建模塊，能夠適應0.5GHz至9GHz的信號頻率。制造的零件體現(xiàn)了低成本、快速上市的設計，同時又不犧牲性能。該芯片通過有效的封裝建模、內(nèi)置測試和重新加工，克服了與廉價封裝相關的設計問題。

審核編輯：郭婷