使用時(shí)鐘分配設(shè)備時(shí)或時(shí)鐘ADC和DAC的扇出緩沖器，需要處理信號衰減的兩個(gè)主要來源 - 印刷電路板（PCB）走線實(shí)現(xiàn)和輸出端接。

時(shí)鐘走線和信號擺幅

PCB走線的行為類似于低通濾波器，當(dāng)時(shí)鐘信號沿走線行進(jìn)時(shí)會衰減，并隨著走線長度的增加而增加脈沖邊沿失真。較高頻率的時(shí)鐘信號會受到更大的衰減、失真和噪聲的影響，但為了改善抖動（在低壓擺率下最差）（圖 1），通常使用具有高壓擺率的時(shí)鐘邊沿。要正確實(shí)現(xiàn)高質(zhì)量的時(shí)鐘，請使用高擺幅時(shí)鐘信號和短時(shí)鐘PCB走線;將要時(shí)鐘的設(shè)備放置在盡可能靠近時(shí)鐘分配設(shè)備的位置。

圖1.ADCLK925 均方根抖動與輸入壓擺率的關(guān)系

兩種這樣的時(shí)鐘分配器件是ADCLK9542時(shí)鐘扇出緩沖器和ADCLK9143超快時(shí)鐘緩沖器。ADCLK954內(nèi)置12個(gè)輸出驅(qū)動器，可將800 mV全擺幅ECL（發(fā)射極耦合邏輯）或LVPECL（低壓正ECL）信號驅(qū)動至50 Ω負(fù)載，總差分輸出擺幅為1.6 V，如圖2所示。它以 4.8 GHz 的切換速率運(yùn)行。ADCLK914可以將1.9 V高壓差分信號（HVDS）驅(qū)動至50 Ω負(fù)載，總差分輸出擺幅為3.8 V。ADCLK914具有7.5 GHz切換速率。

驅(qū)動DAC時(shí)，時(shí)鐘分配器件應(yīng)盡可能靠近DAC的時(shí)鐘輸入，以便所需的高壓擺率、高幅度時(shí)鐘信號不會導(dǎo)致布線困難、產(chǎn)生EMI或因電介質(zhì)和其他損耗而降級。注意，特性阻抗（Z0） 的跟蹤將隨跟蹤維度（長度、寬度和深度）而變化;驅(qū)動器的輸出阻抗必須與該特性阻抗相匹配。

圖2.采用3.3 V電源供電的ADCLK954時(shí)鐘緩沖器輸出波形。

輸出端接

時(shí)鐘信號衰減會導(dǎo)致抖動增加，因此端接驅(qū)動器輸出以避免信號反射并在相對較大的帶寬上最大化功率傳輸非常重要。實(shí)際上，反射可能會導(dǎo)致下沖和過沖，嚴(yán)重降低信號和整體時(shí)鐘性能，或者在極端情況下，可能會損壞接收器或驅(qū)動器。當(dāng)走線未正確端接時(shí)，會發(fā)生由阻抗不匹配引起的反射。由于反射系數(shù)的高通特性，它們對于具有快速上升和下降時(shí)間的高速信號更為重要。反射脈沖疊加在主時(shí)鐘信號上，從而降低時(shí)鐘脈沖的性能。它還通過在上升沿和下降沿增加延時(shí)不確定性或抖動（?t）來影響時(shí)鐘信號的邊沿，如圖3所示。

圖3.由于端接不當(dāng)導(dǎo)致反射信號的抖動影響。

由于終止不當(dāng)而導(dǎo)致的回波大小隨時(shí)間變化，因此?t也會隨時(shí)間變化。終止時(shí)間常數(shù)也會影響回波脈沖的形狀和寬度。由于這些原因，這種額外的反射引起的抖動形狀（看起來是高斯的）增加了經(jīng)典抖動。為避免這種抖動和時(shí)鐘質(zhì)量降低的不利影響，請使用適當(dāng)?shù)男盘柖私?，如?所示。Z0是線路的阻抗;Z外是驅(qū)動器的輸出阻抗;和Z在 是接收器的輸入阻抗。僅顯示了CMOS和PECL/LVPECL電路。

表 1.時(shí)鐘端接