本文幫助準備與Maxim非易失性SRAM（NVSRAM）配合使用的系統(tǒng)存儲器時序。

Maxim的NVSRAM模塊采用Maxim非易失性控制器、低功耗CMOS靜態(tài)RAM存儲器元件和紐扣鋰電池。在正常工作條件下，讀或寫操作在功能上與獨立SRAM相同。使用并行I/O結構，用戶可以輕松地將數(shù)據(jù)存儲到地址總線寬度定義的任何內存位置或從中獲取數(shù)據(jù)。后續(xù)內存周期可以在此位置或任何其他位置以所需的任何順序發(fā)生，沒有占空比或寫入周期計數(shù)限制。

圖1.典型的NVSRAM電路。

如果系統(tǒng)電源高于指定的寫保護電壓（V衛(wèi)生紙），三個控制輸入引腳（/CE、/WE和/OE）定義了要執(zhí)行的存儲器操作，如表1所示。寫入命令優(yōu)先于讀取命令。最大電流消耗（I抄送） 在產品數(shù)據(jù)表的直流電氣特性表中指定每種狀態(tài)。

穩(wěn)健功能操作的建議規(guī)則

必須始終將三個主要規(guī)則應用于任何有效的內存操作：

V抄送必須大于指定的寫保護電壓（V衛(wèi)生紙） 在整個活動內存周期中。

地址總線在整個活動內存周期中必須穩(wěn)定。

活動內存周期的周期時間 （t鋼筋混凝土或 t廁所） 應達到或超過數(shù)據(jù)手冊中列出的最小指定時間。

了解時序圖

重要的是要記住，數(shù)據(jù)手冊的時序圖通常只顯示描述中的一條數(shù)據(jù)線或地址線。實際上，您至少提供了八條數(shù)據(jù)線和十幾條地址線，這些數(shù)據(jù)線可能在系統(tǒng)板上具有不同的信號路徑長度，并且每個信號可能具有不同的負載特性。使用純靜態(tài)存儲器時，到達器件輸入引腳的最后一個地址和/或數(shù)據(jù)信號是唯一真正重要的地址和/或數(shù)據(jù)信號。在此存儲器操作結束時更改的第一個地址和/或數(shù)據(jù)信號也是唯一真正重要的地址和/或數(shù)據(jù)信號。因此，為了避免經典的計時比賽，請在計時定義中采取一些簡單的預防措施。

在定義系統(tǒng)存儲器時序時，同樣重要的是要記住，SRAM的作用類似于“深度鎖存器”。在啟用控制時鐘信號之前，您必須提供輸入（地址和數(shù)據(jù)）。這被定義為“設置時間”。您還必須保持該輸入條件（地址和數(shù)據(jù)），直到“鎖存”操作完成。這被定義為“保持時間”。保持時間可能因選擇哪個時鐘輸入作為控制信號而異。

寫入周期

如表1所示，當（（/CE = 0）和（/WE = 0））時存在有效寫入。

要成功執(zhí)行寫入操作，必須滿足以下條件：

必須在所選地址啟用設備最短時間（寫入周期）。

寫入功能必須啟用最短時間（寫入脈沖寬度）。

I/O 引腳（DQ0 到 DQ7）1） 必須在（數(shù)據(jù)設置）之前驅動到有效條件，并在（數(shù)據(jù)保持）終點之后保持穩(wěn)定一段時間。

當有效寫入變?yōu)?TRUE 時，寫入周期開始。它是在地址引腳上顯示的地址處執(zhí)行的。起點定義為/CE的較晚下降沿2或/WE3.

當有效寫入變?yōu)?FALSE 時，寫入周期結束。終點定義為/CE的較早上升沿2或/WE3.

請記住條件 #2，在有效寫入期間不允許更改地址。地址時序必須滿足相對于起點的地址設置時間要求，即/CE或/WE的后下降沿。所有地址行必須至少保持穩(wěn)定，直到終點。

使用NVSRAM時，內部傳播延遲僅通過/CE路徑。如果使用/WE定義起點和/或終點，請遵循寫入周期1圖示數(shù)據(jù)手冊中的最小時序要求。如果使用/CE定義起點和/或終點，請遵循數(shù)據(jù)手冊中寫入周期2圖示中的最小時序要求。

還要記住，數(shù)字信號不會像時序圖中有時描述的那樣，從邏輯 0 瞬間跳到邏輯 1。在系統(tǒng)設計階段，輸入信號轉換時間可能難以預測，因為負載特性在很大程度上取決于PC板元件的放置、布線和材料。為了提高最終應用中的工作抗擾度，建議系統(tǒng)設置和保持時間延遲超過數(shù)據(jù)手冊的最小值。

讀取周期

如表1所示，當（（/CE = 0）和（/WE = 1））時存在有效讀數(shù)，但除非/OE = 0，否則不會出現(xiàn)數(shù)據(jù)輸出。

要成功執(zhí)行讀取操作，必須滿足以下條件：

必須在所選地址啟用設備最短時間（讀取周期）。

必須禁用寫入功能。

I/O 引腳（DQ0 到 DQ7）1） 必須在預期讀取訪問時間（/CE 至輸出有效）或之后的最短時間內（/OE 至輸出有效）門控。

當有效讀取變?yōu)?TRUE 時，讀取周期開始。它是在地址引腳上顯示的地址處執(zhí)行的。如果/OE也為低電平，則I/O引腳變?yōu)榈妥杩?.

當有效讀取變?yōu)?FALSE 時，讀取周期結束。如果/OE也為低電平，則I/O引腳變?yōu)楦咦杩?.

在有效讀取期間，在預期讀取訪問時間（/CE至輸出有效）之后發(fā)生的任何地址更改都將終止此內存周期（條件#2）。當?shù)刂沸性俅畏€(wěn)定時，顯示的新地址將觸發(fā)“新”讀取周期的開始。來自第一個地址的數(shù)據(jù)在地址更改后的一段時間內在I/O引腳上保持有效（輸出保持）。來自“新”地址的數(shù)據(jù)將通過地址激活的訪問時間（訪問時間）顯示在I/O引腳上，從最后一個地址輸入變得穩(wěn)定的點開始。

在有效讀取期間，在預期讀取訪問時間（/CE至輸出有效）之前發(fā)生的任何地址更改都會過早終止此內存周期。當?shù)刂沸性俅畏€(wěn)定時，顯示的新地址將觸發(fā)“新”讀取周期。來自第一個地址的數(shù)據(jù)不保證顯示在I/O引腳上。來自“新”地址的數(shù)據(jù)將通過地址激活的訪問時間（訪問時間）顯示在I/O引腳上，從最后一個地址輸入變得穩(wěn)定的點開始。

I/O引腳僅在（（有效讀取）和（/OE = 0））時驅動數(shù)據(jù)。這對于功耗可能很重要，因為降低器件占空比和延遲輸出門控可以降低元件的電流消耗。

審核編輯：郭婷