本系列將帶來(lái)FPGA的系統(tǒng)性學(xué)習(xí)，從最基本的數(shù)字電路基礎(chǔ)開(kāi)始，最詳細(xì)操作步驟，最直白的言語(yǔ)描述，手把手的“傻瓜式”講解，讓電子、信息、通信類專業(yè)學(xué)生、初入職場(chǎng)小白及打算進(jìn)階提升的職業(yè)開(kāi)發(fā)者都可以有系統(tǒng)性學(xué)習(xí)的機(jī)會(huì)。

系統(tǒng)性的掌握技術(shù)開(kāi)發(fā)以及相關(guān)要求，對(duì)個(gè)人就業(yè)以及職業(yè)發(fā)展都有著潛在的幫助，希望對(duì)大家有所幫助。后續(xù)會(huì)陸續(xù)更新 Xilinx 的 Vivado、ISE 及相關(guān)操作軟件的開(kāi)發(fā)的相關(guān)內(nèi)容，學(xué)習(xí)FPGA設(shè)計(jì)方法及設(shè)計(jì)思想的同時(shí)，實(shí)操結(jié)合各類操作軟件，會(huì)讓你在技術(shù)學(xué)習(xí)道路上無(wú)比的順暢，告別技術(shù)學(xué)習(xí)小BUG卡破腦殼，告別目前忽悠性的培訓(xùn)誘導(dǎo)，真正的去學(xué)習(xí)去實(shí)戰(zhàn)應(yīng)用，這種快樂(lè)試試你就會(huì)懂的。話不多說(shuō)，上貨。

在FPGA中何時(shí)用組合邏輯或時(shí)序邏輯

在設(shè)計(jì)FPGA時(shí)，大多數(shù)采用Verilog HDL或者VHDL語(yǔ)言進(jìn)行設(shè)計(jì)（本文重點(diǎn)以verilog來(lái)做介紹）。設(shè)計(jì)的電路都是利用FPGA內(nèi)部的LUT和觸發(fā)器等效出來(lái)的電路。

數(shù)字邏輯電路分為組合邏輯電路和時(shí)序邏輯電路。時(shí)序邏輯電路是由組合邏輯電路和時(shí)序邏輯器件構(gòu)成（觸發(fā)器），即數(shù)字邏輯電路是由組合邏輯和時(shí)序邏輯器件構(gòu)成。所以FPGA的最小單元往往是由LUT（等效為組合邏輯）和觸發(fā)器構(gòu)成。

在進(jìn)行FPGA設(shè)計(jì)時(shí)，應(yīng)該采用組合邏輯設(shè)計(jì)還是時(shí)序邏輯？這個(gè)問(wèn)題是很多初學(xué)者不可避免的一個(gè)問(wèn)題。

設(shè)計(jì)兩個(gè)無(wú)符號(hào)的8bit數(shù)據(jù)相加的電路。

組合邏輯設(shè)計(jì)代碼：

對(duì)應(yīng)的電路為：

時(shí)序邏輯對(duì)應(yīng)代碼為：

對(duì)應(yīng)的電路為：

可以思考一下，這個(gè)兩種設(shè)計(jì)方法都沒(méi)有任何錯(cuò)誤。那么在設(shè)計(jì)時(shí)應(yīng)該用哪一種呢？

在設(shè)計(jì)時(shí)，有沒(méi)有什么規(guī)定必須要用組合邏輯或者時(shí)序邏輯？例如：在verilog中，在always中被賦值了就必須是reg類型，assign賦值了就必須是wire類型。很遺憾的是，目前沒(méi)有任何的規(guī)定。

下面幾點(diǎn)筆者平時(shí)自己做設(shè)計(jì)的經(jīng)驗(yàn)，在這里分享一下：

帶有反饋的必須用時(shí)序邏輯

何為帶有有反饋？即輸出結(jié)果拉回到輸入。

自加一計(jì)數(shù)器。

代碼為：

對(duì)應(yīng)的電路為：

這種電路在工作時(shí)，就會(huì)出現(xiàn)無(wú)限反饋，不受任何控制，一般情況下，我們認(rèn)為結(jié)果沒(méi)有任何意義。

和上面的情況類似的還有取反。

類似情況還有很多就不在一一列舉。

上述說(shuō)的情況都是直接帶有反饋，下面說(shuō)明間接反饋。

代碼為：

從代碼上來(lái)看，沒(méi)有什么明確反饋，下面看實(shí)際對(duì)應(yīng)的電路。

從實(shí)際的電路上來(lái)看，一旦運(yùn)行起來(lái)，還是會(huì)出現(xiàn)無(wú)限反饋，不受任何控制。

還有一種情況是帶有控制的反饋。

設(shè)計(jì)代碼為：

這個(gè)電路可以等效為：

在flag等于1期間，此電路依然會(huì)無(wú)限制的反饋，無(wú)法確定在此期間進(jìn)行了多少次反饋。

從代碼的角度理解是flag變化一次，加一次。可是對(duì)應(yīng)于電路后，和預(yù)想的是不相同的。

說(shuō)了這么多的這么多不對(duì)的情況，下面考慮正確的情況。

設(shè)計(jì)代碼為：

在上述的電路中，clk每來(lái)一個(gè)上升沿，cnt的數(shù)值增加一?？梢杂米饔?jì)時(shí)使用。

利用寄存器將反饋路徑切換即可。此時(shí)的反饋是可控制，并且此時(shí)的結(jié)果就有了意義。

其他的反饋中，加入寄存器即可。而加入寄存器后，就變?yōu)闀r(shí)序邏輯。

根據(jù)時(shí)序?qū)R關(guān)系進(jìn)行選擇

在很多的設(shè)計(jì)時(shí)，沒(méi)有反饋，那么應(yīng)該如何選擇呢？

舉例說(shuō)明：輸入一個(gè)八位的數(shù)據(jù)（idata），然后將此八位數(shù)據(jù)進(jìn)行平方后，擴(kuò)大2倍，作為輸出。要求輸出結(jié)果（result）時(shí)，將原數(shù)據(jù)同步輸出（odata），即數(shù)據(jù)和結(jié)果在時(shí)序上是對(duì)齊的。

設(shè)計(jì)代碼為：

這種設(shè)計(jì)方法是可以的，因?yàn)槎疾捎媒M合邏輯設(shè)計(jì)，odata和result都是和idata同步的，只有邏輯上的延遲，沒(méi)有任何時(shí)鐘的延遲。

另外一種設(shè)計(jì)代碼為：

這種設(shè)計(jì)方法為錯(cuò)誤，odata的輸出是和idata同步的，而result的輸出將會(huì)比idata晚一拍，最終導(dǎo)致result要比odata晚一拍，此時(shí)結(jié)果為不同步，設(shè)計(jì)錯(cuò)誤。

修改方案為：將result的寄存器去掉，修改為組合邏輯，那就是第一種設(shè)計(jì)方案。第二種為將odata也進(jìn)行時(shí)序邏輯輸出，那么此時(shí)odata也將會(huì)比idata延遲一拍，最終結(jié)果為result和odata同步輸出。

根據(jù)運(yùn)行速度進(jìn)行選擇

在數(shù)字邏輯電路中，中間某一部分為組合邏輯，兩側(cè)的輸入或者輸出也會(huì)對(duì)延遲或者輸入的數(shù)據(jù)速率有一定的要求。

組合邏輯1越復(fù)雜延遲越大，而導(dǎo)致的結(jié)果就是clk的時(shí)鐘速率只能降低，進(jìn)而導(dǎo)致設(shè)計(jì)結(jié)果失敗。

當(dāng)組合邏輯1無(wú)法進(jìn)行優(yōu)化時(shí)，還想要達(dá)到自己想要的速度時(shí)，我們可以進(jìn)行邏輯拆分，增加數(shù)據(jù)的輸出潛伏期，增加數(shù)據(jù)的運(yùn)行速度。

將組合邏輯1的功能拆分為組合邏輯A和組合邏輯B，此時(shí)，輸入的數(shù)據(jù)得到結(jié)果雖然會(huì)多延遲一拍，但是數(shù)據(jù)的流速會(huì)變快。

那么這個(gè)和選用組合邏輯和時(shí)序邏輯有什么關(guān)系呢？

舉例說(shuō)明：目前要設(shè)計(jì)模塊A，不涉及反饋，不涉及時(shí)序?qū)R等，可以采取組合邏輯設(shè)計(jì)也可以采用時(shí)序邏輯設(shè)計(jì)。

模塊A的輸出連接到模塊B，經(jīng)過(guò)一些變換（組合邏輯N）連接到某個(gè)寄存器K上。如果模塊A采用組合邏輯，那么模塊A的組合邏輯和模塊B到達(dá)寄存器K之前的組合邏輯N會(huì)合并到一起。那么此時(shí)組合邏輯的延遲就會(huì)變得很大，導(dǎo)致整體設(shè)計(jì)的時(shí)鐘速率上不去。

當(dāng)運(yùn)行速率比較快時(shí)，建議對(duì)于復(fù)雜的組合邏輯進(jìn)行拆分，有利于時(shí)序分析的通過(guò)。

在上述的三個(gè)規(guī)則中，第一個(gè)和第二個(gè)用的是最多的，第三個(gè)在設(shè)計(jì)時(shí)，有時(shí)不一定能夠注意到，當(dāng)出現(xiàn)時(shí)序違例時(shí)，知道拆分能夠解決問(wèn)題就可以。

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