上次我們介紹了RS觸發(fā)器，他是由兩個（或非門）或者（與非門）組成的。

或非門RS觸發(fā)器（左） 與非門RS觸發(fā)器（右）

其核心就是圖上的這個交叉反饋連接，而這條小小的反饋就完成了從組合邏輯到時序邏輯的跨越。讓這個小小的電路有了記憶，可以記住上一刻發(fā)生的事（0和1）。

做過網(wǎng)絡(luò)運(yùn)維的小伙伴，一看到這個叉心里肯定一激靈。一個叉畫起來簡單，復(fù)雜性卻是指數(shù)上升。

讓我們來仔細(xì)把玩一下RS觸發(fā)器。

先看一下兩種電路的真值表。（或非門）組成的RS觸發(fā)器R=0，S=0時是保持狀態(tài)，（與非門）的R=1，S=1時是保持狀態(tài)。如下圖所示

RS觸發(fā)器的保持態(tài)

R=0，S=1時，（或非門）觸發(fā)器的功能是置1，（與非門）的置1正好相反，是R=1，S=0。如下圖所示

RS觸發(fā)器置1

R=1，S=0時，（或非門）觸發(fā)器置0，（與非門）反過來，是R=0，S=1。如下圖所示

RS觸發(fā)器置0

RS觸發(fā)器有一個不可知的狀態(tài)，對（或非門）電路來說，是RS同為1，（與非門）是同為0。如下圖所示

RS觸發(fā)器狀態(tài)未知

不可知的狀態(tài)并不是電路沒有輸出了，只是無法根據(jù)輸入來確認(rèn)輸出，也就是說輸出可能是這樣，也可能是那樣，因此我們沒有辦法來利用這個狀態(tài)。

最初級的D寄存器

因?yàn)镽S觸發(fā)器存在一種輸入在輸出的時候無法確認(rèn)狀態(tài)，因此在使用的時候我們需要想辦法避免這種輸入的發(fā)生。

我們在輸入的R和S之間加入一個（非門），使得RS永遠(yuǎn)不會相等，這樣就變成了一個最簡的D寄存器，D寄存器的D代表Data，可以實(shí)現(xiàn)數(shù)據(jù)的輸入。如上圖所示

相信大家已經(jīng)發(fā)現(xiàn)，我們加入的（非門），雖然避免了RS觸發(fā)器輸出未知狀態(tài)的可能，但卻帶來了新的的問題，電路的保持功能同樣失效了，這意味著寫入數(shù)據(jù)的功能也變得毫無意義，一旦輸入信號撤走，或發(fā)生變化，電路輸出的結(jié)果也會跟著改變。

RS 觸發(fā)器輸入裝置

如何既要屏蔽未知輸出，又要不失去觸發(fā)器的保持功能呢？

我們需要給RS觸發(fā)器設(shè)計(jì)一個前置輸入裝置。

我們看真值表，對于（或非門）組成的RS觸發(fā)器，當(dāng)RS同為0時，保持觸發(fā)器所存的數(shù)據(jù)。對 (與非門) 來說是RS同為1。因此我們用兩個（與門) 或者兩個 (與非門) 來實(shí)現(xiàn)這個功能，如上圖所示。

我們把（與門）或者（與非門）的一個輸入相連變成一個新的輸入，我們叫這個新的輸入CLK，根據(jù)（與門）和（與非門）的特點(diǎn)，我們給CLK輸入0時，（與門）的邏輯一定輸出兩個0，（與非門）的邏輯一定輸出兩個1。

再把（與門）和（與非門）的另一個輸入端之間放置一個（非門），（非門）的輸入我們叫他D。新裝置的真值表如下圖，這個裝置就能幫我們實(shí)現(xiàn)RS觸發(fā)器所有的有效輸入。

RS 觸發(fā)器輸入裝置

這時我們再把RS觸發(fā)器拿出來，放置在這個輸入裝置的后端，這樣就獲得了一個有實(shí)際用途的D觸發(fā)器。如下圖所示。

看一下用不同門組成的D觸發(fā)器和他們的真值表，仔細(xì)觀察下他們之間的差異。

我們可以發(fā)現(xiàn)，功能上他們是完全一樣的，電路上的差異，大家可以仔細(xì)端詳一下。

D觸發(fā)器有完整的讀寫控制能力，當(dāng)CLK=0時，觸發(fā)器處于保存狀態(tài)，也就是無論這個時候D給出什么輸入，觸發(fā)器的內(nèi)容不會變化。

當(dāng)CLK=1的時候，D的值就會被寫入觸發(fā)器，完成寫操作。

CLK可以是時鐘信號，也可以是讀寫信號。

D觸發(fā)器

以上簡單的介紹了D觸發(fā)器。D觸發(fā)器實(shí)現(xiàn)了受控的數(shù)據(jù)存儲能力，并且速度非常快，類似CPU中的寄存器就可以由D觸發(fā)器來實(shí)現(xiàn)。