Xilinx的新一代設(shè)計(jì)套件Vivado中引入了全新的約束文件 XDC，在很多規(guī)則和技巧上都跟上一代產(chǎn)品 ISE 中支持的 UCF 大不相同，給使用者帶來(lái)許多額外挑戰(zhàn)。Xilinx 工具專家告訴你，其實(shí)用好 XDC 很容易，只需掌握幾點(diǎn)核心技巧，并且時(shí)刻牢記：XDC 的語(yǔ)法其實(shí)就是 Tcl 語(yǔ)言。

XDC的優(yōu)勢(shì)

XDC 是 XilinxDesign Constraints 的簡(jiǎn)寫(xiě)，但其基礎(chǔ)語(yǔ)法來(lái)源于業(yè)界統(tǒng) 一的約束規(guī)范 SDC（最早由 Synopsys 公司提出，故名 Synopsys Design Constraints） 。所以 SDC、XDC 跟 Vivado Tcl 的關(guān)系如下圖所示。

XDC 在本質(zhì)上就是 Tcl 語(yǔ)言，但其僅支持基本的 Tcl 語(yǔ)法如變量、列表和運(yùn)算符等等，對(duì)其它復(fù)雜的循環(huán)以及文件 I/O 等語(yǔ)法可以通過(guò)在 Vivado 中 source 一個(gè) Tcl 文件的方式來(lái)補(bǔ)充。（對(duì) Tcl 話題感興趣的讀者可以參考作者的另一篇文章《Tcl 在 Vivado 中的應(yīng)用》）XDC 與 UCF 的最主要區(qū)別有兩點(diǎn)：

1.XDC 可以像 UCF 一樣作為一個(gè)整體文件被工具讀入，也可以在實(shí)現(xiàn)過(guò)程中被當(dāng)作一個(gè)個(gè)單獨(dú)的命令直接執(zhí)行。這就決定了 XDC 也具有 Tcl 命令的特點(diǎn)，即后面輸入的約束在有沖突的情況下會(huì)覆蓋之前輸入的約束（時(shí)序例外的優(yōu)先級(jí)會(huì)在下節(jié)詳述）。另外，不同于 UCF 是全部讀入再處理的方式，在 XDC 中，約束是讀一條執(zhí)行一條，所以先后順序很重要，例如要設(shè)置 IO 約束之前，相對(duì)應(yīng)的 clock 一定要先創(chuàng)建好。

2.UCF 是完全以 FPGA 的視角看問(wèn)題，所以缺省認(rèn)為所有的時(shí)鐘之間除非預(yù)先聲明是同步的，否則就視作異步而不做跨時(shí)鐘域時(shí)序分析；XDC 則恰恰相反，ASIC 世界的血緣背景決定了在其中，所有的時(shí)鐘缺省視作全同步，在沒(méi)有時(shí)序例外的情況下，工具會(huì)主動(dòng)分析每一條跨時(shí)鐘域的路徑。

XDC的基本方法

XDC 的基本語(yǔ)法可以分為時(shí)鐘約束、I/O約束以及時(shí)序例外約束三大類(lèi)。根據(jù) Xilinx 的 UltraFast 設(shè)計(jì)方法 學(xué)中 Baseline 部分的建議（UG949 中有詳細(xì)介紹），對(duì)一個(gè)設(shè)計(jì)進(jìn)行約束的先后順序也可以依照這三類(lèi)約束依次進(jìn)行。本文對(duì)可以在幫助文檔中查到的基本 XDC 語(yǔ)法不做詳細(xì)解釋，會(huì)將重點(diǎn)放在使用方法和技巧上。

時(shí)鐘約束

時(shí)鐘約束必須最早創(chuàng)建。對(duì) 7 系列 FPGA 來(lái)說(shuō)，端口進(jìn)來(lái)的時(shí)鐘以及 GT 的輸出 RXCLK/TXCLK 都必須 由用戶使用 create_clock 自主創(chuàng)建為主時(shí)鐘。如果是差分輸入的時(shí)鐘，可以僅僅在差分對(duì)的 P 側(cè)用 get_ports 獲取端口，并使用 create_clock 創(chuàng)建。例如，

Vivado 自動(dòng)推導(dǎo)的衍生時(shí)鐘

MMCM/PLL/BUFR 的輸出作為衍生時(shí)鐘，可以由 Vivado 自動(dòng)推導(dǎo)，無(wú)需用戶創(chuàng)建。自動(dòng)推導(dǎo)的好處在于 當(dāng)MMCM/PLL/BUFR 的配置改變而影響到輸出時(shí)鐘的頻率和相位時(shí)，用戶無(wú)需改寫(xiě)約束，Vivado 仍然可以自 動(dòng)推導(dǎo)出正確的頻率/相位信息。劣勢(shì)在于，用戶并不清楚自動(dòng)推導(dǎo)出的衍生鐘的名字，當(dāng)設(shè)計(jì)層次改變時(shí)，衍生鐘的名字也有可能改變。這樣就會(huì)帶來(lái)一個(gè)問(wèn)題：用戶需要使用這些衍生鐘的名字來(lái)創(chuàng)建 I/O 約束、時(shí)鐘關(guān)系或是時(shí)序例外等約束時(shí)，要么不知道時(shí)鐘名字，要么時(shí)鐘名字是錯(cuò)的。

推薦的做法是，由用戶來(lái)指定這類(lèi)衍生時(shí)鐘的名字，其余頻率等都由 Vivado 自動(dòng)推導(dǎo)。這樣就只需寫(xiě)明 create_generated_clock 的三個(gè) option，其余不寫(xiě)即可。如上所示。

當(dāng)然，此類(lèi)情況下用戶也可以選擇完全由自己定義衍生時(shí)鐘，只需補(bǔ)上其余表示頻率/相位關(guān)系的 option， 包括-multiply_by 、-divide_by 等等。需要注意的是，一旦 Vivado 在 MMCM/PLL/BUFR 的輸出檢測(cè)到用戶自定義的衍生時(shí)鐘，就會(huì)報(bào)告一個(gè) Warning，提醒用戶這個(gè)約束會(huì)覆蓋工具自動(dòng)推導(dǎo)出的衍生時(shí)鐘（例外的情況見(jiàn)文章下半段重疊時(shí)鐘部分的描述），用戶須保證自己創(chuàng)建的衍生鐘的頻率等屬性正確。

用戶自定義的衍生時(shí)鐘

工具不能自動(dòng)推導(dǎo)出衍生鐘的情況，包括使用寄存器和組合邏輯搭建的分頻器等，必須由用戶使用 create_generated_clock 來(lái)創(chuàng)建。舉例如下，

I/O約束

在設(shè)計(jì)的初級(jí)階段，可以不加 I/O 約束，讓工具專注于滿足 FPGA 內(nèi)部的時(shí)序要求。當(dāng)時(shí)序要求基本滿足后，再加上 I/O 約束跑實(shí)現(xiàn)。XDC 中的 I/O 約束有以下幾點(diǎn)需要注意：

1.不加任何 I/O 約束的端口時(shí)序要求被視作無(wú)窮大。 2.XDC 中的 set_input_delay / set_output_delay 對(duì)應(yīng)于 UCF 中 OFFSET IN / OFFSET OUT，但視角相反。 OFFSETIN / OFFSET OUT 是從 FPGA 內(nèi)部延時(shí)的角度來(lái)約束端口時(shí)序，set_input_delay / set_output_delay 則是從系統(tǒng)角度來(lái)約束。 3.典型的 I/O 時(shí)序，包括系統(tǒng)同步、源同步、SDR 和 DDR 等等，在 Vivado 圖形界面的 XDC templates 中都有示例。2014.1 版后還有一個(gè) Timing Constraints Wizard 可供使用。

時(shí)序例外約束

時(shí)序例外約束包括 set_max_delay/set_min_delay，set_multicycle_path，set_false_path 等，這類(lèi)約束除 了要滿足 XDC 的先后順序優(yōu)先級(jí)外，還受到自身優(yōu)先級(jí)的限制。一個(gè)總的原則就是針對(duì)同一條路徑，對(duì)約束目標(biāo)描述越具體的優(yōu)先級(jí)越高。不同的時(shí)序例外約束以及同一約束中不同條件的優(yōu)先級(jí)如下所示：

舉例來(lái)說(shuō)，依次執(zhí)行如下兩條 XDC，盡管第二條較晚執(zhí)行，但工具仍然認(rèn)定第一條約束設(shè)定的 15 為 clk1 到 clk2 之間路徑的 max delay 值。

再比如，對(duì)圖示路徑依次進(jìn)行如下四條時(shí)序例外約束，優(yōu)勝者將是第二條。但如果再加入最后一條約束， false path 的優(yōu)先級(jí)最高，會(huì)取代之前所有的時(shí)序例外約束。

高級(jí)時(shí)鐘約束

約束最終是為了設(shè)計(jì)服務(wù)，所以要用好 XDC 就需要深入理解電路結(jié)構(gòu)和設(shè)計(jì)需求。接下來(lái)我們就以常見(jiàn) FPGA 設(shè)計(jì)中的時(shí)鐘結(jié)構(gòu)來(lái)舉例，詳細(xì)闡述 XDC 的約束技巧。

時(shí)序的零起點(diǎn)

用 create_clock 定義的主時(shí)鐘的起點(diǎn)即時(shí)序的“零起點(diǎn)”，在這之前的上游路徑延時(shí)都被工具自動(dòng)忽略。所以主時(shí)鐘創(chuàng)建在哪個(gè)“點(diǎn)”很重要，以下圖所示結(jié)構(gòu)來(lái)舉例，分別于 FPGA 輸入端口和 BUFG 輸出端口創(chuàng)建一個(gè)主時(shí)鐘，在時(shí)序報(bào)告中體現(xiàn)出的路徑延時(shí)完全不同，很明顯 sysclk_bad 的報(bào)告中缺少了之前一段的延時(shí)，時(shí)序報(bào) 告不可信。

定義時(shí)鐘的先后順序

時(shí)鐘的定義也遵從 XDC/Tcl 的一般優(yōu)先級(jí)，即： 在同一個(gè)點(diǎn)上，由用戶定義的時(shí)鐘會(huì)覆蓋工具自動(dòng)推導(dǎo)的時(shí)鐘，且后定義的時(shí)鐘會(huì)覆蓋先定義的時(shí)鐘。若要二者并存，必須使用 -add 選項(xiàng)。

上述例子中 BUFG 的輸出端由用戶自定義了一個(gè)衍生鐘 clkbufg，這個(gè)衍生鐘便會(huì)覆蓋此處原有的 sysclk。此外，圖示 BUFR 工作在 bypass 模式，其輸出不會(huì)自動(dòng)創(chuàng)建衍生鐘，但在 BUFR 的輸出端定義一個(gè) 衍生鐘 clkbufr，并使用 -add 和 -master_clock 選項(xiàng)后，這一點(diǎn)上會(huì)存在 sysclk 和 clkbufg 兩個(gè)重疊的時(shí)鐘。 如下的 Tcl 命令驗(yàn)證了我們的推論。

同步時(shí)鐘和異步時(shí)鐘

不同于 UCF 約束，在 XDC 中，所有的時(shí)鐘都會(huì)被缺省認(rèn)為是相關(guān)的，也就是說(shuō)，網(wǎng)表中所有存在的時(shí)序路徑都會(huì)被 Vivado 分析。這也意味著 FPGA 設(shè)計(jì)人員必須通過(guò)約束告訴工具，哪些路徑是無(wú)需分析的，哪些時(shí)鐘域之間是異步的。

如上圖所示，兩個(gè)主時(shí)鐘 ssclkin 和 sysclk 由不同的端口進(jìn)入 FPGA，再經(jīng)由不同的時(shí)鐘網(wǎng)絡(luò)傳遞，要將它們?cè)O(shè)成異步時(shí)鐘，可以使用如下約束：

其中，-include_generated_clocks 表示所有衍生鐘自動(dòng)跟其主時(shí)鐘一組，從而與其它組的時(shí)鐘之間為異步關(guān)系。不加這個(gè)選項(xiàng)則僅僅將時(shí)鐘關(guān)系的約束應(yīng)用在主時(shí)鐘層面。

重疊（單點(diǎn)多個(gè)）時(shí)鐘

重疊時(shí)鐘是指多個(gè)時(shí)鐘共享完全相同的時(shí)鐘傳輸網(wǎng)絡(luò)，例如兩個(gè)時(shí)鐘經(jīng)過(guò)一個(gè) MUX 選擇后輸出的時(shí)鐘，在有多種運(yùn)行模式的設(shè)計(jì)中很常見(jiàn)。

如下圖所示，clk125 和 clk250 是 clkcore_buf 的兩個(gè)輸入時(shí)鐘，不約束時(shí)鐘關(guān)系的情況下，Vivado 會(huì)對(duì)圖示路徑做跨時(shí)鐘域（重疊時(shí)鐘之間）分析。這樣的時(shí)序報(bào)告即便沒(méi)有違例，也是不可信的，因?yàn)?clk125 和 clk250 不可能同時(shí)驅(qū)動(dòng)這條路徑上的時(shí)序元件。這么做也會(huì)增加運(yùn)行時(shí)間，并影響最終的實(shí)現(xiàn)效果。

如果 clk125 和 clk250 除了通過(guò) clkcore_buf 后一模一樣的扇出外沒(méi)有驅(qū)動(dòng)其它時(shí)序元件，我們要做的僅僅 是補(bǔ)齊時(shí)鐘關(guān)系的約束。

在很多情況下，除了共同的扇出，其中一個(gè)時(shí)鐘或兩個(gè)都還驅(qū)動(dòng)其它的時(shí)序元件，此時(shí)建議的做法是在 clkcore_buf 的輸出端上創(chuàng)建兩個(gè)重疊的衍生鐘，并將其時(shí)鐘關(guān)系約束為-physically_exclusive表示不可能同時(shí)通過(guò)。這樣做可以最大化約束覆蓋率，也是 ISE 和 UCF 中無(wú)法做到的。

其他高級(jí)約束

時(shí)鐘的約束是 XDC 的基礎(chǔ)，熟練掌握時(shí)鐘約束，也是 XDC 約束技巧的基礎(chǔ)。其它高級(jí)約束技巧，包括復(fù)雜的 CDC（Clock Domain Crossing）約束和接口時(shí)序（SDR、DDR、系統(tǒng)同步接口和源同步接口）約束等方面還有很多值得注意的地方。這一系列《XDC 約束技巧》文章還會(huì)繼續(xù)就上述所列方向分篇詳述，敬請(qǐng)關(guān)注作者的后續(xù)更新，以及 Xilinx 官方網(wǎng)站和中文論壇上的更多技術(shù)文章。

下一篇，將推出《XDC約束技巧之CDC篇》，歡迎閱讀。

審核編輯：湯梓紅