雖然3D 封裝與2.5D 封裝的術(shù)語(yǔ)經(jīng)常互換使用，但它們是截然不同的技術(shù)，面臨著不同的挑戰(zhàn)。

事實(shí)證明，創(chuàng)建真正的3D設(shè)計(jì)比2.5D復(fù)雜和困難得多，需要在技術(shù)和工具上進(jìn)行重大創(chuàng)新。

雖然關(guān)于3D設(shè)計(jì)的討論很多，但關(guān)于3D的含義有多種解釋。然而，這不僅僅是語(yǔ)義，因?yàn)槊總€(gè)封裝選項(xiàng)都需要不同的設(shè)計(jì)方法和技術(shù)。隨著芯片進(jìn)入真正的3D-IC領(lǐng)域，將邏輯或存儲(chǔ)器堆疊在邏輯之上，它們?cè)谠O(shè)計(jì)、制造以及最終的良率和測(cè)試方面變得更具挑戰(zhàn)性。

“一開(kāi)始，代工廠開(kāi)始提供多芯片封裝，他們開(kāi)始使用3D-IC這個(gè)術(shù)語(yǔ)，”Cadence定制IC和PCB集團(tuán)產(chǎn)品管理集團(tuán)總監(jiān)John Park說(shuō)。但它指的不僅僅是硅堆疊和中介層。它還包括高密度RDL扇出。這是一個(gè)術(shù)語(yǔ)，用于將許多多芯片（主要是基于晶圓代工的封裝技術(shù)）分組。

“我們正在與imec保持一致，imec將3D分為四個(gè)部分，”EV集團(tuán)業(yè)務(wù)發(fā)展總監(jiān)Thomas Uhrmann說(shuō)。真正的3D是以高度集成的方式堆疊在一起的晶圓。第二組是3D片上系統(tǒng)（SoC）集成，其中可能具有背面配電層或晶圓到晶圓的內(nèi)存堆棧。第三組包括2.5D和硅中介層。最后一個(gè)是3D系統(tǒng)級(jí)封裝（SiP），其接觸間距約為700微米，包括扇出晶圓級(jí)封裝。這種差異化很有趣，因?yàn)樗鼈兌x了接觸間距或密度的區(qū)分。

這提供了物理差異，但差異也可以用其他術(shù)語(yǔ)來(lái)看待?！坝腥さ?D類(lèi)型要么是邏輯對(duì)邏輯，要么是重要的邏輯+存儲(chǔ)，”Synopsys研究員Rob Aitken說(shuō)。你可以開(kāi)始堆疊其他隨機(jī)的東西。我會(huì)說(shuō) HBM 是 3D 堆棧，但它們是一個(gè)非常具體的 3D 堆棧。

每種封裝方法的流程都不同?！?.5D和3D已經(jīng)使用了好幾年，能夠支持傳感器等應(yīng)用，”西門(mén)子EDA高級(jí)封裝解決方案總監(jiān)Tony Mastroianni說(shuō)。但他們不使用自動(dòng)化的布局和路線流程，這就是為什么我喜歡使用‘真正的3D’一詞。今天的堆疊芯片技術(shù)依賴(lài)于人們手動(dòng)進(jìn)行規(guī)劃。你正在設(shè)計(jì)每個(gè)芯片，使它們對(duì)接在一起。分區(qū)和詳細(xì)的引腳規(guī)劃是手動(dòng)過(guò)程。

真正的3D需要重新思考整個(gè)流程。“為了有效地將SoC作為2.5D系統(tǒng)實(shí)現(xiàn)，例如避免良率問(wèn)題或?qū)崿F(xiàn)具有更多晶體管的更大系統(tǒng)，可以使用現(xiàn)有架構(gòu)，”Fraunhofer IIS自適應(yīng)系統(tǒng)工程部高效電子部門(mén)負(fù)責(zé)人Andy Heinig說(shuō)。只有芯片到芯片接口必須實(shí)現(xiàn)。但是，只有使用新的概念和架構(gòu)，才能利用真正的3D集成的優(yōu)勢(shì)。

為什么研究3D封裝

3D封裝的最大好處之一是縮短距離?！澳憧梢蕴岢鲆粋€(gè)論點(diǎn)，即存在二的平方根效應(yīng)，”Synopsys的Aitken說(shuō)?！霸?a target="_blank">信號(hào)傳輸過(guò)程中會(huì)產(chǎn)生大量熱量，”EV Group的Uhrmann說(shuō)。對(duì)于CMOS，你充電和放電是為了存儲(chǔ)，然后傳遞信息?？s小和堆疊芯片將使您能夠使其更小，因此可以在第三維度傳遞信息。但你可能只有3D的緩沖區(qū)，而不是大型PHY和通信協(xié)議。

尺寸有兩個(gè)優(yōu)勢(shì)——產(chǎn)量和占地面積?！凹僭O(shè)在多個(gè)芯片上分布相似數(shù)量的邏輯芯片，較小對(duì)象的產(chǎn)量將高于一個(gè)較大對(duì)象的產(chǎn)量，”Aitken說(shuō)。因此，你可以降低一定程度的成本。當(dāng)然，你正在增加其他成本，但隨著時(shí)間的推移，這些成本會(huì)下降。

從 2D 封裝的角度來(lái)看，堆疊芯片可以顯著減少面積?！巴ㄟ^(guò)堆疊，我可以在同一區(qū)域內(nèi)獲得三倍的邏輯量，”西門(mén)子的Mastroianni說(shuō)。你最終會(huì)得到更多的邏輯。因此，您可以在該區(qū)域安裝更大的馬力，如果您有區(qū)域限制，則可能會(huì)降低系統(tǒng)成本。

異質(zhì)性可能是另一個(gè)好處?！爱悩?gòu)技術(shù)架構(gòu)已經(jīng)成熟，可以進(jìn)行3D集成，”Lightelligence工程副總裁Maurice Steinman說(shuō)?？紤]混合技術(shù)組件，例如光子IC及其配套電子IC。對(duì)于其中一些集成，根本沒(méi)有其他方法可以提供所需的數(shù)千個(gè)芯片到芯片互連，而不會(huì)造成大量的功耗或性能犧牲。

混合技術(shù)仍然主要是未知的領(lǐng)域。“如果你的設(shè)計(jì)不適合標(biāo)線尺寸，那么為了能夠建造更多的邏輯門(mén)，你就需要用到3D封裝”Mastroianni說(shuō)。但肯定有一些情況下，你可能想要混合搭配。也許你有一個(gè)真正想要的尖端技術(shù)的計(jì)算引擎，但其余的東西有很多控制，你可以在一個(gè)不那么激進(jìn)的流程節(jié)點(diǎn)中做。

這變成了一個(gè)集成挑戰(zhàn)?！拔覀冏罱吹剑冞壿嫶鎯?chǔ)器配置適用于某些類(lèi)型的客戶(hù)，他們?cè)噲D解決片上存儲(chǔ)墻問(wèn)題，”Cadence數(shù)字與簽核集團(tuán)產(chǎn)品管理組總監(jiān)Vinay Patwardhan說(shuō)。但是很多客戶(hù)都希望在這兩層都有邏輯芯片。例如，即使您的頂部芯片上只有內(nèi)存，那么內(nèi)存 BiST 邏輯或與內(nèi)存一起使用的測(cè)試邏輯也需要位于該芯片上。

物理層次結(jié)構(gòu)

將芯片集成到 3D 堆棧中以及該堆棧的封裝涉及許多技術(shù)，如圖 1 所示。

物理尺寸很重要，Uhrmann說(shuō)：如果你談?wù)摰氖切⌒酒?，它們是功能性IP塊，那么你的范圍內(nèi)是微米間距。晶體管堆疊和小芯片集成之間接近一個(gè)數(shù)量級(jí)。當(dāng)您使用3D小芯片，使用具有微米間距的高度集成的芯片形成3D封裝時(shí)，您無(wú)法將微米間距連接到外部世界。你仍然需要擁有封裝技術(shù)才能使布線越來(lái)越粗，所以你最終需要在電路板上將它們達(dá)到400多微米。

“當(dāng)我們封裝多個(gè)芯片或多個(gè)小芯片時(shí)，封裝存在一些很大的差異，”Cadence‘s Park說(shuō)：小芯片通常使用所謂的基于焊接的連接。它們與微凸塊和 C4 連接，我們使用通常約為 45 微米或更大的間距來(lái)連接它們。這也創(chuàng)建了一個(gè)封裝層次結(jié)構(gòu)。

這通常需要為每個(gè)工具使用不同的工具?！斑@是一個(gè)多尺度問(wèn)題，也意味著一個(gè)多物理場(chǎng)問(wèn)題，”Ansys產(chǎn)品營(yíng)銷(xiāo)總監(jiān)Marc Swinnen說(shuō)。當(dāng)你從芯片上的納米到封裝上的毫米，再到3D-IC中介層上的厘米，這就是你跨越的六個(gè)數(shù)量級(jí)。傳統(tǒng)上，這些由三套不同的工具處理。現(xiàn)在對(duì)于3D-IC，所有這些都需要整合到一個(gè)單一的封裝中。

“大多數(shù)公司都有ASIC設(shè)計(jì)小組，以及單獨(dú)的內(nèi)部封裝設(shè)計(jì)小組，”P(pán)ark補(bǔ)充道。硅堆疊和3D模糊了封裝工程師與芯片設(shè)計(jì)團(tuán)隊(duì)之間的界限。我們比以往任何時(shí)候都更多地看到兩個(gè)團(tuán)隊(duì)在一個(gè)房間里從早期階段開(kāi)始規(guī)劃項(xiàng)目。因?yàn)榉庋b和芯片領(lǐng)域之間的協(xié)同設(shè)計(jì)有很多要求。

在一些公司中，中介層也被視為封裝內(nèi)的PCB，并由另一個(gè)團(tuán)隊(duì)處理?！?D芯片將執(zhí)行一些非常先進(jìn)的類(lèi)型功能，但您不一定能夠通過(guò)堆疊芯片來(lái)構(gòu)建整個(gè)系統(tǒng)和封裝，”Mastroianni說(shuō)。您將其與中介層上的其他部分結(jié)合起來(lái)，也許會(huì)形成一個(gè)標(biāo)準(zhǔn)的處理器，或者可能是多個(gè)3D-IC集成在一個(gè)中介層上。我不認(rèn)為3D會(huì)取代2.5D封裝。它們將是相輔相成的。有些應(yīng)用程序?qū)⑹钦嬲?D，但最終會(huì)有一個(gè)由一些小芯片組成的生態(tài)系統(tǒng)，你將能夠混合和匹配，并在2.5D封裝中做到這一點(diǎn)。

“我們必須以層次結(jié)構(gòu)的形式表示事物，因?yàn)槟悴辉僭O(shè)計(jì)單個(gè)單片芯片，”P(pán)ark說(shuō)。你正在設(shè)計(jì)一個(gè)系統(tǒng)，所以有一些新的東西開(kāi)始發(fā)揮作用，比如系統(tǒng)LVS（布局與原理圖）。連接是否按您的預(yù)期進(jìn)行，從頂部模具到底部模具？從本質(zhì)上講，設(shè)計(jì)是分層的，因?yàn)樗且环N系統(tǒng)級(jí)設(shè)計(jì)，其中嵌入了芯片級(jí)設(shè)計(jì)。

邏輯層次結(jié)構(gòu)

在任何復(fù)雜的設(shè)計(jì)中，層次結(jié)構(gòu)都是必需的，但3D結(jié)構(gòu)為其增加了一個(gè)有趣的轉(zhuǎn)折?！爱?dāng)你為大型設(shè)計(jì)做傳統(tǒng)的布局和路線時(shí)，你使用的是分層設(shè)計(jì)方法，”Mastroianni說(shuō)。你把設(shè)計(jì)分解成塊，這些塊經(jīng)過(guò)布局和路線，然后你進(jìn)行頂層集成。對(duì)于 3D封裝，我們基本上可以使用相同的過(guò)程。考慮一個(gè)具有 9 億個(gè)邏輯門(mén)的設(shè)計(jì)，我們將其分成三個(gè)芯片，每個(gè)芯片有 3 億個(gè)門(mén)。從本質(zhì)上講，您只需要指定哪些模塊將進(jìn)入芯片 1，哪些塊將進(jìn)入芯片 2，以及那些將成為芯片 3 中的塊。至少在短期內(nèi)，工具將無(wú)法自動(dòng)找出將哪個(gè)邏輯放在何處，并在該級(jí)別執(zhí)行真正的3D全局布局和路線。有一些長(zhǎng)期的DARPA提案正在尋求這樣做，但即使是這些提案也不在第一階段。

需要一些新工具來(lái)驗(yàn)證芯片到芯片的連接。Park說(shuō)：因此，我們需要STA工具，時(shí)序驅(qū)動(dòng)的路由，時(shí)序驅(qū)動(dòng)的放置，而不是分離設(shè)備的緩沖區(qū)，它只是一個(gè)混合鍵。這只是一個(gè)很小的寄生值發(fā)揮作用。為此，我們不能像傳統(tǒng)封裝那樣在抽象級(jí)別工作。我們必須在完整的細(xì)節(jié)級(jí)別表示每個(gè)芯片或小芯片。如果是模擬設(shè)計(jì)，則為全晶體管級(jí)別，如果是數(shù)字設(shè)計(jì)，則為標(biāo)準(zhǔn)單元宏觀級(jí)別，因?yàn)槲覀儽仨毮軌驅(qū)λ袃?nèi)容進(jìn)行建模。它不是從 2D 角度對(duì)所有內(nèi)容進(jìn)行建模，而是必須通過(guò)這種新的垂直方向集成來(lái)完成。

“你可以對(duì)邏輯堆疊對(duì)象進(jìn)行真正的3D簽核，或者你可以說(shuō)，我只運(yùn)行芯片之間兩個(gè)逆變器之間的路徑，”Aitken說(shuō)。

人們普遍認(rèn)為，平淡無(wú)奇不是一種選擇。“對(duì)于任何EDA工具來(lái)說(shuō)，這都是一個(gè)重大挑戰(zhàn)，僅僅是因?yàn)閿?shù)據(jù)量，”Cadence的Patwardhan說(shuō)。這需要一些有效的抽象技術(shù)，層次結(jié)構(gòu)定義是第一件事，它是流行和有效的。我們已經(jīng)弄清楚了，使用設(shè)計(jì)層次結(jié)構(gòu)以及分區(qū)設(shè)計(jì)，如何使分析在分區(qū)設(shè)計(jì)上運(yùn)行。可以做出哪些假設(shè)，并且仍然具有與簽核一樣好的準(zhǔn)確性。較小的設(shè)計(jì)將首先建立完整的平面運(yùn)行和所需的精度水平（測(cè)量與建模）。隨著我們的發(fā)展，更大的芯片以硅堆棧格式完成，EDA，OSAT和代工廠將不得不在分層方法和普通方法之間證明一些相關(guān)性。當(dāng)全3D布局和布線成為可能時(shí)，這變得更加困難。今天安全的答案是說(shuō)，’我們不要?jiǎng)澐謮K。讓我們把每個(gè)塊放在一個(gè)區(qū)域內(nèi)。這樣做，你仍然有一個(gè)必須解決的3D放置分區(qū)問(wèn)題，但你的簽核問(wèn)題更簡(jiǎn)單，因?yàn)橹辽倌愕膲K簽核僅限于2D空間，Aitken說(shuō)。學(xué)術(shù)研究表明，移動(dòng)塊并將它們穿插在邊界上可以為你帶來(lái)額外的好處。但在大多數(shù)情況下，這些操作忽略了時(shí)鐘同步、芯片匹配和其他問(wèn)題，當(dāng)你嘗試做這樣的事情時(shí)，這些問(wèn)題會(huì)出現(xiàn)。如果你將單個(gè)塊放在一個(gè)區(qū)域內(nèi)，你仍然有很多問(wèn)題需要解決，但問(wèn)題的數(shù)量要相對(duì)較少。

審核編輯 ：李倩