AXI4 協(xié)議定義了五個(gè)不同的通道,如 AXI 通道中所述。所有這些通道共享基于 VALID 和 READY 信號(hào)的相同握手機(jī)制,如下圖所示:
VALID 信號(hào)從源到目標(biāo),READY 從目標(biāo)到源。
源或目標(biāo)是 manager 還是 subordinate 取決于正在使用的通道。例如,manager是讀取地址通道的源,但是讀取數(shù)據(jù)通道的目標(biāo)。
源使用 VALID 信號(hào)來指示有效信息何時(shí)可用。VALID 信號(hào)必須保持?jǐn)嘌?,即設(shè)置為高電平,直到目的地接受該信息。以這種方式保持有效的信號(hào)稱為粘性信號(hào)(sticky signals)。
目的地指示它何時(shí)可以使用 READY 信號(hào)接受信息。READY 信號(hào)從通道目標(biāo)發(fā)送到通道源。
此機(jī)制不是異步握手,需要時(shí)鐘的上升沿才能完成握手。
在設(shè)計(jì)互連結(jié)構(gòu)時(shí),您必須了解所連接的 manager 和subordinate的能力。了解此信息后,您就可以包含足夠的緩沖、跟蹤和解碼邏輯,以支持各種數(shù)據(jù)傳輸排序的可能性,從而提高更快設(shè)備的性能。
使用標(biāo)準(zhǔn)術(shù)語可以更輕松地理解連接組件之間的交互。AXI 區(qū)分了傳輸和事務(wù):
傳輸是一次信息交換,帶有一次 VALID 和 READY 握手。
一個(gè)事務(wù)是一個(gè)完整的傳輸突發(fā),包含一個(gè)地址傳輸、一個(gè)或多個(gè)數(shù)據(jù)傳輸,以及對(duì)于寫序列,一個(gè)響應(yīng)傳輸。
審核編輯:劉清
-
時(shí)鐘
+關(guān)注
關(guān)注
11文章
1946瀏覽量
134104 -
axi協(xié)議
+關(guān)注
關(guān)注
0文章
8瀏覽量
2371
原文標(biāo)題:【AXI--06】Channel handshake
文章出處:【微信號(hào):快樂的芯片工程師,微信公眾號(hào):快樂的芯片工程師】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。
發(fā)布評(píng)論請(qǐng)先 登錄
NVMe IP之AXI4總線分析
【正點(diǎn)原子FPGA連載】第九章AXI4接口之DDR讀寫實(shí)驗(yàn)--摘自【正點(diǎn)原子】達(dá)芬奇之Microblaze 開發(fā)指南
AXI4協(xié)議的讀寫通道結(jié)構(gòu)
看看在SpinalHDL中AXI4總線互聯(lián)IP的設(shè)計(jì)
看看Axi4寫通道decoder的設(shè)計(jì)
SoC Designer AXI4協(xié)議包的用戶指南
AMBA 4 AXI4、AXI4-Lite和AXI4-流協(xié)議斷言用戶指南
AXI4接口協(xié)議的基礎(chǔ)知識(shí)

深入AXI4總線一握手機(jī)制

AXI3與AXI4寫響應(yīng)的依賴區(qū)別?
FPGA AXI4協(xié)議學(xué)習(xí)筆記(二)

FPGA AXI4協(xié)議學(xué)習(xí)筆記(三)

漫談AMBA總線-AXI4協(xié)議的基本介紹

AMBA AXI4接口協(xié)議概述

評(píng)論