集成電路進(jìn)人后摩爾時代以來，安全、可靠的軟硬件協(xié)同設(shè)計、冗余定制、容錯體系結(jié)構(gòu)和協(xié)議、光機電一體化等新的設(shè)計趨勢促使片內(nèi)測試 (On-ChipTest）/片外測試（OIf-Chip Test） 整體測試解決方案趨于復(fù)雜化：先進(jìn)工藝路線的發(fā)展，促使集成電路失效故障測試模型不斷演化：芯片尺寸封裝 ( ChipScale Package, CSP）、圓片級封裝( Wafer Level Package, WLP)、硅通孔(Through Silicon Via, TSV)、三維集成等先進(jìn)封裝工藝，帶來了新的測試工序和復(fù)雜光機電集成失效特性：這些技術(shù)的演進(jìn)也導(dǎo)致集成電路測試變得日益復(fù)雜?；ヂ?lián)網(wǎng)、物聯(lián)網(wǎng)、云計算、大數(shù)據(jù)等新應(yīng)用、新業(yè)態(tài)的出現(xiàn)，不斷推動集成電路測試技術(shù)的發(fā)展和信息化進(jìn)程。

集成電路測試既是集成電路設(shè)計的組成部分，也是芯片制造的一個環(huán)節(jié)，集成電路測試的主要作用是檢測電路存在的問題、問題出現(xiàn)的位置和修正問題的方法。如果一個電路未能通過測試?？赡艿脑虬y試本身、產(chǎn)品設(shè)計，制造過程等方面。測試技術(shù)研究就是在兼顧品質(zhì)和經(jīng)濟性的條件下制定合適的測試方案，即用最低的成本檢出最多的故障。

測試貫穿于集成電路生產(chǎn)過程，分為設(shè)計驗證、檢測篩選、質(zhì)量控制等。下圖所示的是集成電路產(chǎn)業(yè)鏈中主要的測試環(huán)節(jié)。由圖可以看出，設(shè)計階段的可測性設(shè)計和設(shè)計驗證，制造階段的圓片接受測試和圓片測試 ( CircuitProbe），以及封裝階段的成品測試、失效分析等，都屬于測試技術(shù)領(lǐng)域。

特征化測試是對功能、直流特性、交流特性進(jìn)行全面的功能/性能檢測，用以表征集成電路各項極限參數(shù)，驗證設(shè)計的正確性。

圓片級測試是在集成電路制造后進(jìn)行的園片狀態(tài)下的測試，用于最初階段的合格電路的篩選。隨著圓片級封裝、三維異質(zhì)集成、測試模式演變、電路修調(diào)定制等需求的發(fā)展，圓片級測試變得更具挑戰(zhàn)性。

成品測試是封裝后的測試環(huán)節(jié)，用以檢測集成電路在此階段是否符合規(guī)格要求。有時也會加人系統(tǒng)應(yīng)用級測試，通常會將前面環(huán)節(jié)中實施成本較高的測試項目放在該測試環(huán)節(jié)，以避免不合格產(chǎn)品進(jìn)人最終應(yīng)用環(huán)節(jié)下圖所示的是基本的測試原理框圖。由圖可知，基本的測試原理是對被測電路施加一定的激勵條件，觀測被測電路的響應(yīng)，與期望值進(jìn)行對比，如果一致，表明電路是好的；如果不一致，則表明電路存在故障。

按測試方案的區(qū)位界定，集成電路測試可以分為片內(nèi)測試和片外測試兩類。片內(nèi)測試又稱可測性設(shè)計 (Design For Testability, DFT)。DFT 技術(shù)研究的主要目的是提高故障可觀測性，降低對外部測試儀器儀表性能的要求，減少測試時問，以實現(xiàn)測試品 質(zhì)和經(jīng)濟性的均衡。但考慮其帶來電路設(shè)計復(fù)雜性的增加、芯片面積的增加、額外故障的引 ，以及在模擬/射頻等范圍技術(shù)尚不完善等因素，片外測試技術(shù)依然是不可忽視的研究重點。

根據(jù)被測集成電路類型的不同，集成電路測試可以分為數(shù)宇集成電路測試模擬集成電路測試、混合信號集成電路測試、高速信號集成電路測試、射頻集成電路測試、可編程器件測試、存儲器集成電路測武、系統(tǒng)芯片測試、物聯(lián)網(wǎng)芯片/微機電系統(tǒng)芯片測試等。